第5节 VHDL 状态机.pptVIP

EDA技术与VHDL 第5章 VHDL状态机 5.1 状态机设计相关语句 5.1 状态机设计相关语句 5.1 状态机设计相关语句 5.1 状态机设计相关语句 5.1 状态机设计相关语句 5.1 状态机设计相关语句 5.1 状态机设计相关语句 5.2 Moore状态机 5.2 Moore状态机 5.2 Moore状态机 5.2 Moore状态机 5.2 Moore状态机 5.2 Moore状态机 5.2 Moore状态机 5.2 Moore状态机 5.2 Moore状态机 5.3 Mealy状态机 5.3 Mealy状态机 5.3 Mealy状态机 5.3 Mealy状态机 5.3 Mealy状态机 5.3 Mealy状态机 5.4 状态编码 5.4 状态编码 5.4 状态编码 5.4 状态编码 5.4 状态编码 5.4 状态编码 5.5 非法状态处理 5.5 非法状态处理 5.5 非法状态处理 习 题 习 题 习 题 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 表5-1 控制信号状态编码表 5.4.1 直接输出型编码 CASE current_state IS WHEN st0= next_state = st1; --0809初始化 WHEN st1= next_state = st2; --启动采样 WHEN st2= IF (EOC=1) THEN next_state = st3; --EOC=1表明转换结束 ELSE next_state = st2; --转换未结束，继续等待 END IF ; WHEN st3= next_state = st4;--开启OE,输出转换好的数据 WHEN st4= next_state = st0; WHEN OTHERS = next_state = st0; END CASE ; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current_state=next_state; END IF; END PROCESS REG ; -- 由信号current_state将当前状态值带出此进程:REG LATCH1: PROCESS (LOCK) -- 此进程中，在LOCK的上升沿，将转换好的数据锁入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; END PROCESS LATCH1 ; END behav; 图5-12 例5-7状态机工作时序图 5.4.1 直接输出型编码 表5-2 编码方式 5.4.2 顺序编码 状 态 顺序编码 一位热码编码 STATE0 000 100000 STATE1 001 010000 STATE2 010 001000 STATE3 011 000100 STATE4 100 000010 STATE5 101 000001 5.4.2 顺序编码 【例5-8】 ... SIGNAL CRURRENT_STATE,NEXT_STATE: STD_LOGIC_VECTOR(2 DOWNTO 0 ); CONSTANT ST0 : STD_LOGIC_VECTOR(2 DOWNTO 0) := 000 ; CONSTANT ST1 : STD_LOGIC_VECTOR(2 DOWNTO 0) := 001 ; CONSTANT ST2 : STD_LOGIC_VECTOR(2 DOWNTO 0) := 010 ; CONSTANT ST3 : STD_LOGIC_VECTOR(2 DOWNTO 0) := 011 ; CONSTANT ST4 : STD_LOGIC_VECTOR(2 DOWNTO 0) :=