硬件描述语言Verilog（第3章）.PPT

（2）使用定义参数语句（defparam语句）修改参数值 在进行模块调用时更改被调用模块内参数值的第二种方法就是利用“参数重定义语句”（defparam语句）。 参数重定义语句的语法格式是： defparam 参数名1=参数值1， 参数名2=参数值2， 　 ．．． 参数名n=参数值n； 需要注意的是，参数名必须采用分级路径的形式，才能锁定需要修改的参数是哪个模块当中的。 * * Microelectronics School Xidian University * * Microelectronics School Xidian University 例3.3-7使用defparam语句修改参数值 module halfadder(a,b,s,c); //半加器模块halfadder input a,b; output c,s; parameter xor_delay=2,and_delay=3; assign #xor_delay s=a^b; assign #and_delay c=ab; endmodule ? module fulladder(p,q,ci,co,sum); //全加器模块fulladder input p,q,ci; output co,sum; parameter or_delay=1 wire w1,w2,w3; halfadder U1(p,q,w1,w2); halfadder U2(ci,w1,sum,w3); or #or_delay U3(co,w2,w3); endmodule module top1(top1a,top1b,top1s,top1c); //修改半加器模块参数的模块top1 input top1a,top1b; output top1s,top1c; defparam U1.xor_delay=4, U1.and_delay=5; //名为U1的半加器实例中对参数xor_delay和参数and_delay值的修改 halfadder U1(top1a,top1b,top1s,top1c); endmodule module top2(top2p,top2q,top2ci,top2co,top2sum);//修改全加器模块参数的模块top2 input top2p,top2q,top2ci; output top2co,top2sum; defparam U2.U1.xor_delay=6, U2.U2.and_delay=7; //名为U2的全加器实例中引用的名为U3的半加器实例中 //对参数xor_delay和and_delay的修改 U2.or_delay=5; //名为U2的全加器实例中对参数or_delay值的修改 fulladder U2(top2p,top2q,top2ci,top2co,top2sum); endmodule 3.3.2门级建模 （1）Verilog HDL基本门级元件的类型 Verilog HDL内置26个基本元件，其中14个是门级元件，12个为开关级元件，这26个基本元件及其分类见下表。 * * Microelectronics School Xidian University 类型 元件 基本门 多输入门 and, nand, or, nor, xor, xnor 多输出门 buf, not 三态门 允许定义驱动强度 buif0, bufif1, notif0, notif1 mos 开关 无驱动强度 nmos, pmos, cmos rnmos, rpmos, rcmos 双向开关 无驱动强度 tran, tranif0, tranif1 无驱动强度 rtran, rtranif0, rtranif1 上拉、下拉电阻 允许定义驱动强度 pullup, pulldown 这里重点介绍门级元件。Verilog HDL中丰富的门级元件为电路的门级结构提供了方便。Verilog HDL语言中的门级元件见下表。 * * Microelectronics School Xidian University 类别 关键字 符号示意图 门名称 多输入门 and 与门 nand 与非门 or 或门 nor 或非门 xor 异或门 xnor 异或非门 多输出门 Buf 缓冲器 not 非门 三态门 bufif1 4种三态门 buif0 notif1 notif0 （2）门级模块调用 多输入门元件调用的语法格式是： 门类型 实例名（输出端口，输入端口1，输入端口2，……，输入端口n）； 例如：