超大规模集成电路CAD 第三章 硬件描述语言.ppt

第一章 VLSI的概述 第一章 VLSI的概述 第3章 硬件描述语言VHDL 3.1 硬件描述语言概述 3.2 VHDL语言基本结构 3.3 VHDL语言主要描述语句 3.4 VHDL语言组合逻辑设计 3.5 VHDL语言时序逻辑设计 3.6 VHDL语言的状态机设计 3.7 VHDL描述方法对电路结构的影响 3.8 VHDL的Testbench的编写方法 3.9 Modelsim仿真软件介绍 3.1 硬件描述语言概述 1.硬件描述语言（HDL）： 是一种形式化方法描述数字电路和系统的语言。利用这种 语言，数字电路系统的设计可以从上层到下层（从抽象到 具体）逐层描述自己的设计思想，用分层次的模块来表示 极其复杂的数字系统。然后利用EDA工具，逐层仿真验证， 再利用综合工具把HDL转换为门级网表，最后用ASIC或FP －GA自动布局布线工具，把网表转换成具体的电路。 目前，美国硅谷约有90％以上的ASIC和FPGA采用HDL进行 设计。HDL发展至今已有20多年的历史，并成功的应用于 EDA设计的各个阶段：建模、仿真、验证和综合等。 2.几种代表性的HDL语言 VHDL VHDL是美国国防部在20世纪70年代末80年代初提出的VHSIC（Very High Speed Integrated Circuit）计划的产物，1981年提出了一种新的硬件描述语言，称为VHSIC Hardware Description Language 也就是我们熟知的VHDL。 Verilog HDL Verilog HDL是在C语言基础上发展起来的一种硬件描述语言，它是由GDA（Gateway Design Automation）公司的Phil Moorby于1983年创建的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。 Superlog 集合了Verilog的简洁、C语言的强大、功能验证和系统级结构设计等特征，是一种高速的硬件描述语言。由 Phil Moorby与Peter Flake和一家叫做Co－Design Automat－ion的EDA公司合作，在Verilog语言的基础上，结合高级语言C、C＋＋甚至Java等语言的特点，进行扩展，于1999年发布了Superlogtm系统设计语言，同时开发了两个工具:SystemSimtm(用于系统开发)和SystemExtm(用于高级验证)。 SystemC 由Synopsys和Coware合作为满足SOC要求开发的（在系统芯片各个设计中，像系统定义、软硬件的划分、设计实现等）一种能同时实现较高层次的软件和硬件描述的系统级设计语言。著名公司Cadence也于2001年加入了SystemC联盟。 3.VHDL语言的特点 （1）VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 （2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 （3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 （4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 （5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。 4.VHDL语言描述方式 Behavioral（行为级描述）：就是对整个系统的数学模型进行描述。只表示输入/出之间的转换行为，不包含任何结构信息，无需关注设计功能的门级实现。其抽象程度比RTL描述方式和结构描述方式更高。 在程序中大量采用算术运算、 关系运算、 惯性延时、 传输延时等难以进行逻辑综合和不能进行逻辑综合的VHDL语句。 RTL（Register transfer Level）：即寄存器传输级描述，也称为数据流描述。既显示地表示了设计单元的行为，又隐含该设计单元的结构。 Structural Level（结构级描述）：描述该设计单元的硬件结构、把已有的设计单元方便地用到新的设计中，使用元件例化语句及配置语句来描述元件的类型及元件的互联关系。结构描述方式的基本框架为用COMPONENT语句指明电路中所用的已生成的模块，用PORTMAP（）语句将模块连接起来。 元件描述—用于声明端口类型和数据类型 COMPONENT 低层设计名称 IS