微机原理第四讲总结.pdf

微机原理--第四章 1.存储器的分级结构、技术指标 1）采用三级存储结构（见图） 2 ）技术指标： 存储容量：一个存储器芯片中可以存储的二进制位数的总数，称为存储器的存储容量。反映 了存储器的空间大小。 计算： 存储器芯片的数据线有 1 位、 4 位、8 位。芯片内部是将 4 位组合为一个单元或者 8 位组合为 一个单元。存储器芯片的容量＝单元数×数据线位数(每个单元位数) 。例如 1K×4b ，8K ×8b。 存取时间：又称存储器访问时间，是指 CPU 给出有效的存储器地址 （物理地址）到存储器输 出有效数据所需要的时间。 存储周期：连续启动两次独立的存储器操作所需间隔的最小时间。通常略大于存取时间，其 时间单位为 ns 。 反映了存储器的速度指标。 2.静态 RAM （SRAM）的基本结构及组成、控制逻辑（写，读） 1)2K ×8 位 静态 RAM ，2048 存储单元。11 根地址线。8 位数据线，具有三态控制，所有的输 入输出端均与 TTL 电路兼容。7 根用于行地址译码，译码出 2^7 ＝128 ，4 根用于列地址译码 (2^4 ) ，译码后每条列线控制 8 位(2^3 ) ； 2^4×2^3=128,形成 128×128 存储阵列，即 16384 个存 储体(位) 。 2)SRAM 的特点:读写速度快;所用管子数目多，单个器件容量小;T1、T2 总有一个处于导通状态， 功耗较大。 3.动态 RAM （DRAM）的基本结构及组成 1）内部结构示意图 8 128×128存储矩阵 1/128行译码器 128×128存储矩阵 A0 位 A1 地 128读出放大器 128读出放大器 1/4 输出 A2 址 1/2(1/128列译码器) 1/2(1/128列译码器) I/O 缓冲 A3 锁 门 器 A4 存 A5 器 128读出放大器 128读出放大器 A6 128×128存储矩阵 1/128行译码器 128×128存储矩阵 A7 行时钟缓冲器 列时钟缓冲器 写允许时钟缓冲器 数据输入缓冲器 RAS DOUT CAS WE D IN 2 ）DRAM 的特点：所用管子少，芯片位密度高；功耗小；需要刷新；存取速度慢。（DRAM 主 要用来做内存。） 4.※根据存储容量写出地址线与数据线的根数 例：已知某CPU 字长 8 位，地址线为 16 位，若使用 8K ×4 位存储器芯片组成该机所允许的最 大内存空间。问：1）共需多少片 8K ×4 位存储器芯片？2 ）需片内地址线多少根？片选地址线 多少根？ 解：1） ∵2^16=64K ，最大内存空间=64K ×8b 需 8K ×4 位存储器芯片：64K×8/(8K×4)=16 片 2 ） ∵2^13=8K ，需片内地址线：13 根 ∵64K/ 8K＝8 组＝2^3 ，片选地址线：3 根 例：已知某 CPU 字长 8 位，地址线为 16，若使用 1K×4 位存储器芯片组成该机所允许的最大 内存空间，并采用存储器模板结构形式。 （1）若每块模板容量4K ×8 位，共需几块存储模板？ （2 ）需片内地址线多少根？存储模板内的片选地址线多少根？板选地址线多少根？ （3 ）画出一个模板内各芯片的连接逻辑图。 解：当地址线为 16，最大内存空间为 6