FPGA_ASIC-卷积码Viterbi高速译码方案.pdf

投稿栏目：嵌入式与SOC——PLD CPLD FPGA 应用 卷积码的Viterbi 高速译码方案 A High-speed viterbi-decoding Scheme for Convolutional Code （1.南京师范大学分析测试中心，2.南京师范大学物理科学与技术学院） 刘国锦1 王济 生2 时斌1 朱晓舒1 （1. Analysis and Testing Center of Nanjing Normal University, 2. School of Physics and Technology of Nanjing Normal University ） LIU Guo-jin1 WANG Ji-sheng2 摘要：本文探讨了无线通信中广泛涉及的差错控制问题，介绍了卷积码的编译码原理。提出 了一种卷积码编码，及其高速Viterbi 译码的实现方案，对译码的各个组成部分作了分析， 并在 FPGA 中实现了该译码方案。仿真结果表明，在纠正能力范围内，能够正确纠错并译 码，且具有高速译码的优点，达到了预期的效果，该设计方案可以非常容易地应用到很多差 错控制的通信系统中。 Abstract: This paper discusses the issue of error-control involved widely in wireless communications, and introduces the coding and endcoding principle of Convolutional Code. A scheme of encoding of Convolutional Code and its high-speed viterbi decoding is proposed, and the components of decoding are analysed, then the scheme is implemented in FPGA. The simulation result indicates that it can correct the error bits exactly within the range of capability error-correcting, and it has the advantage of high-speed decoding. Prospective effect is realized.This design scheme can be applied easily in many communication systems with error-control. 关键词：差错控制；卷积码；Viterbi 译码；寄存器交换 Key words: error-control; Convolutional Code; viterbi decoding; register-exchange 中图分类号：TN492 文献标识码：A 0 引言 在无线通信过程中，由于信道中噪声干扰的存在，会不可避免地造成发送端的码元经 过有噪信道到达接收端后，接受的码元中发生了差错，从而影响了无线数据通信的可靠性。 为了提高数据传输的可靠性，通常在发送端对数据进行差错控制编码，也称为信道编码。在 GSM 及CDMA 移动通信系统中，信道编码方案都广泛采用卷积码。在GSM 系统的全速率 业务信道（TCH/FS ）中，采用1/2 码率的（2 ，1，4 ）卷积编码。在CDMA 系统中，正向 信道和反向信道中分别采用（2 ，1，9 ）和（3，1，9 ）两种卷积编码方案，并结合块交织， 进行信道的差错控制编码，以降低移动通信系统的误码率，保证数据传输的质量。 卷积码的译码有两种方案，一种是寄存器交换法（RE ），一种是回溯法（TB ）。两种方 案各有利弊，应基于不同的应用场合，合理选择译码方案。在低速通信场合，可以选择回溯 法，但是在高速通信中，高数据速率必然要求有高的编译码速率。若采用回溯法，则要求回 溯速率是译码输出速率的几十倍，显然如果输出速率很高，回溯速率必然更高，甚至无法实 现，这时采用寄存器交换法便能更好适应高速译码