8086的总线操作和时序.ppt

“引脚” 小结 CPU引脚是系统总线的基本信号 可以分成三类信号 16位数据线：D0 ~ D15 20位地址线：A0 ~ A19 控制线： ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、Vcc、GND 5.3 8086的总线时序 时序（Timing）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系 CPU时序决定系统各部件间的同步和定时 总线时序描述CPU引脚如何实现总线操作 5.3.1 基本概念 总线操作是指CPU通过总线对外的各种操作 8086的总线操作主要有： 存储器读、I/O读操作 存储器写、I/O写操作 中断响应操作 总线请求及响应操作 CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti 描述总线操作的微处理器时序有三级 指令周期 → 总线周期 → 时钟周期 任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码 任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期 只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期 CPU响应可屏蔽中断时生成中断响应总线周期 总线操作中如何实现时序同步是关键 CPU总线周期采用同步时序： 各部件都以系统时钟信号为基准 当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器） CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作 5.3.2 典型时序分析(最小组态的总线时序) 介绍微处理器最基本的4种总线周期 存储器读总线周期 存储器写总线周期 I/O读总线周期 I/O写总线周期 1. 存储器写总线周期 T1状态——输出20位存储器地址A19 ~ A0 IO/M*输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号WR*和数据D7 ~ D0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 2. I/O写总线周期 T1状态——输出16位I/O地址A15 ~ A0 IO/M*输出高电平，表示I/O操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号WR*和数据D7 ~ D0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 3. 存储器读总线周期 T1状态——输出20位存储器地址A19 ~ A0 IO/M*输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号RD* T3和Tw状态——检测数据传送是否能够完成 T4状态——前沿读取数据，完成数据传送 4. I/O读总线周期 T1状态——输出16位I/O地址A15 ~ A0 IO/M*输出高电平，表示I/O操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号RD* T3和Tw状态——检测数据传送是否能够完成 T4状态——前沿读取数据，完成数据传送 5. 等待状态Tw 同步时序通过插入等待状态，来使速度差别较大的两部分保持同步 在读写总线周期中，判断是否插入Tw 1. 在T3的前沿检测READY引脚是否有效 2. 如果READY无效，在T3和它T4之间插入一个等效于T3的Tw ，转1 3. 如果READY有效，执行完该T状态，进入T4状态 5.4 最小组态的总线形成 （1）20位地址总线—— 采用3个三态透明锁存器8282进行锁存和驱动 （2）8位数据总线—— 采用数据收发器8286进行驱动 （3）系统控制信号—— 由8086引脚直接提供 1. 20位地址总线的形成 采用3个8282进行锁存和驱动 Intel 8282是三态透明锁存器，类似有Intel 8283和通用数字集成电路芯片74LS373 三态输出： 输出控制信号有效时，允许数据输出； 无效时，不允许数据输出，呈高阻状态 透明：锁存器的控制端STB有效时，锁存器的内部输出能随输入变化而变化，当STB从有效转为无效时，数据被锁存，且内部输出不再随输入变化而变化。 2. 8位数据总线的形成 采用数据收发器8286进行双向驱动 Intel 8286是8位三态双向缓冲器，类似功能的器件还有Intel 8287、通用数字集成电路74LS245等 另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路74LS244就是一个常用的双4位三态单向缓冲器 3. 系统控制信号的形成 由8086引脚直接提供 因为基本的控制信号8086引脚中都含有 例如：IO/M*、WR*、RD*等 其它信号的情况看详图 什么是分时复用？ 分时复用就是一个引