数字电路基础_D03-03D算术运算电路概论.doc

3.3.5算术运算电路 算术运算电路是数字计算机系统中不可缺少的组成单元，应用十分广泛。在数字计算机 中，加、减、乘、除运算都可以通过加法运算实现，因此加法器是最基本的算术运算单元。本节将重点介绍加法器，然后简单介绍通过加法器来实现减法运算。 1.一位加法器 (1)半加器 半加，是指只考虑本位两个一位二进制数相加，而不考虑来自低位的进位的运算。实现半加运算的逻辑电路称为半加器。 假定两个一位二进制数Ai和Bi为加数，Ai和Bi进行半加运算，半加和为Si，向高位的进位用Ci表示。按照二进制数的加法运算规则可得到半加器的真值表如表3-3-12所示。 分析表3-3-12可知，只有当Ai＝Bi＝l时，才有进位输出(Ci＝1)，此时半加和Si＝0。其他情况无进位输出(Ci＝0)。 由表3-3-12可直接写出半加器输出逻辑表达式； Ci = Ai·Bi 由输出逻辑表达式可以画出半加器的输出逻辑电路图，如图3-3-22(a)所示。 如果用与非门组成半加器电路，只需将逻辑表达式变换为： 由输出逻辑表达式可得到由与非门实现的半加器的逻辑电路图，如图3-3-22(b)所示。图3—3—22(c)是半加器的逻辑符号。A、B代表半加器的输入信号，Co代表进位输出Ci，S代表半加和Si。 (2)全加器 全加，是指本位两个一位二进制数相加时，还要考虑来自低位的进位的运算。实现全加运算的逻辑电路称为全加器。两个多位二进制数相加时每一位都是带进位相加的，因而必须使用全加器。 假定来自低位的进位用Ci-1表示，两个一位二进制数Ai和Bi进行全加运算，按照二进制数的加法运算规则可得到全加器的真值表如表3—3—13所示。 分析表3—3—13可知，全加器是一个三输入(Ai、Bi、Ci-1)、二输出(Si、Ci)的逻辑函数。相加的3个数中若有奇数个l时，则全加和Si＝1，否则为0；相加的3个数中若有两个或两个以上为l时，则进位输出Ci＝l，否则为0。 实现全加器的电路结构有多种形式，但它们的逻辑功能必须符合表3—3—13所示的全加器真值表。 由表3—3—13可直接写出全加器输出逻辑函数的最小项表达式； 若用半加器和门电路组成全加器的逻辑电路，则上述全加器的最小项表达式可变换为： 由输出逻辑表达式可以画出全加器的逻辑电路图，如图3-3-23所示。若用与非门电路也可以组成全加器的逻辑电路。 图3-3-24(a)是全加器中规模集成组件74LSl83的逻辑电路。图3-3-24(b)是全加器的逻辑符号，其中CO代表进位输出Ci，CI代表来自低位的进位Ci-l。 由图3-3-24(a)可以写出全加和Si及进位输出Cj的逻辑表达式．其逻辑真值表与表3—3—13所示的全加器真值表完全一致。 全加器是一种十分有用的基本运算单元，它可构成各种加法器或其他运算单元制加法器中，每一位需要一个全加器。 当全加器的进位输入端接低电平时，全加器就成半加器。 2．多位加法器 要实现两个多位二进制数相加，根据进位信号连接方式的不同，多位加法器可分为串行进位加法器和超前进位加法器。 (1)串行进位加法器 由于两个多位二进制数相加时每一位都是带进位相加的，所以可使用全加器。将每一位的进位输出信号连接到高一位的进位输入端，而最低位的进位输入端接低电平(即无进位输入)，这样构成的多位加法器称为串行进位加法器。 4个全加器法串行进位组成的4位串行进位组成的串行进位全加器法逻辑电路，如图3-3-25所示。 加数A＝A3A2AlAO和B＝B3B2BlB0为两个4位二进制数，显然各位的加数、被加数是同时并行到达各位的输入端，而各位的进位输入信号，则需由低位开始逐级向高位传送；换句话说，每一位的相加结果都必须等到低一位的进位产生以后才能建立起来，最高位的全加器，必须等到各低位全部完成相加运算完成并送来进位信号之后，才能产生运算结果。 由上面分析可知，串行进位加法器的运算速度较低，在最不利的情况下，4位串行进位加法器做一次加法运算需要经过4个全加器的传输时间才能得到运算结果。位数越多，运算速度越低。但是电路简单实现比较容易。 （2）超前进位加法器 为了提高运算速度，必须减小或去除由于进位信号逐级传送所花费的时间，或者使每位的进位置由加数和被加数来决定而与地位的进位信号无关。为此，通常采用超前进位的方法构成加法器。 定义 Gi=AiBi 为进位生成变量。Pi = Ai + Bi 为进为传送变量。则： 第 I位进位表达式是： Ci =