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verilog HDL的系统任务及testbench写法 硬件知识 2010-02-23 14:16:58 阅读22 评论0 ??字号：大中小?订阅 ? 通用的HDL包括VHDL和verilog HDL HDL既可以用来design也可以用来test/confirm 用HDL写出来的测试文件称为test bench 被测试的模块成为device under test,简称DUT，既可以是behavioral级描述也可以是RTL级或gate级描述 verilog simulator是verilog语言的仿真器，waveform viewer是波形观测器 test bench中应该例化DUT，对应端口名称可以不同 testbench中使用两种信号类型： wire?? reg，test中用法与design时一样 wire类型不能在always或initial块中使用 reg类型只能在always或initial块中使用 initial和always是顺序控制模块，但它们之间是在仿真开始时并行执行的 initial和always块中可以插入begin end或fork join来安排执行顺序 tesbench开始需要给所有信号设置初值，一般是一个initial块 默认的wire类型是Z? 默认的reg类型是X `timescale设置了时间步长和时间精度 测试文件中两项重要的元素是clocks和resets $display和$monitor格式相同，但？不同 task只能在initial或者always中被调用，用于将重复出现的操作打包出来单独存放 后仿真时需要库和SDF文件 所有系统任务都以$开头，都只能在initial或always模块里(在initial块中只执行一次，在always里满足条件将不断执行) 显示、探测、监控任务 %h%H %d%D %b%B %O %o %C%c %S%s %T%t %M%m 以上都以表达式的最大可能值所占用的位数来显示表达式当前值 %0h%0H %0d%0D %0b%0B %0O %0o 以上都以表达式的当前值最小占用的位数来显示表达式当前值 输出时，如果所有位均为不定值，则输出结果为小写的x;所有位均为高阻则输出结果为小写的z 输出时，如果部分位为高阻值，则输出结果为大写的X;部分位为高阻则输出结果为大写的Z $display $displayb $displayo $displayh 格式： $display(simulation time is %t,$time); $write $writeb $writeo $writeh 格式:? $write(simulation time is %t,$time); $display $write这两个任务的作用基本相同，唯一的区别就是$display任务执行完以后自动添加一个换行符\n，而$write不自动添加 $display(a=%d);和$write(a=%d\n);作用相同 用于在满足某个条件(如时钟边沿来时)是输出仿真数据 $strobe $strobeb $strobeh $strobeo? 格式: $strobe(the flip-flop value is %b at time %t,q,$time); 用于在指定的时刻之后输出显示仿真数据 $strobe和$display不同之处在于 $display是遇到该时刻时执行，$strobe是当前时刻结束(下一时刻开始)时执行 以上任务通常都在always块中执行 $monitor $monitorb $monitorh $monitoro 格式: $monitor(at %t, d=%d,clk=%d,$time,d,clk); 连续监控指定的参数，只要参数表中的参数值发生变化，就在当前仿真时刻结束时显示 $monitoron开启所有的$monitor任务? $monitoroff关闭所有的$monitor任务 在多模块测试时$monitoron 和$monitoroff用于使能和关闭本模块的监视功能 $display $write $strobe 多用于always模块，$monitor用于initial模块 always(a or b or c)$display(....);效果与 initial $monitor(...);一样 文件的打开与关闭： $fopen打开一个文件(以整数文件指针方式)? 格式：integer file_pointer=$fopen(file_name)? $fclose关闭一个文件(以整数文件指针方式) 格式: $fclose(file_pointer) 将信息输出到文件： 显示任务 写入任务 探测任务 监控任务都有用于向文件输出信息的相