基于FPGA的滤波器的设计0715.pptVIP

目录 目录 目录 目录 实际操作 基于Xilinx IP Core 设计滤波器 * * 基于FPGA的滤波器的设计 严云祥 2009年7月15日 南京邮电大学通信与信息工程学院 目 录 Contents 基于XilinX IP Core 设计滤波器 滤波器的串行设计与实现 1 4 滤波器的并行设计与实现 2 滤波器的分布式设计与实现 3 滤波器的串行设计与实现 通用的FIR滤波器的公式: 滤波器的实质就是做一个乘累加运算，一次滤波乘累加运算的次数由滤波器的阶数决定！ 滤波器的串行设计与实现 滤波器的串行结构: 滤波器的串行设计与实现 最高输入采样率 = 时钟速度/抽头数 例如：数据的采样率是1MHz，滤波器的阶数是96阶，那么系统时钟必须大于96MHz，只有这样才能在一个数据周期内完成一次完整的滤波计算 优点：这种结构的滤波器所用资源比较少，只需要一个RAM块、一个乘累加器就可以完成整个滤波计算。 缺点：这种滤波器最大的缺点就是滤波器速度慢。 滤波器的串行设计与实现 如果系数具有对称性，那么可以采用如下结构实现： 滤波器的串行设计与实现 数据采样率 = 时钟速度/(1/2*抽头数) 这种设计结构需要一个预加法器。这种基于逻辑结构的加法器的性能代表了通过滤波器的关键通道并限制了最高时钟速度。滤波器需要额外的资源支持对称。与预加法器一起需要三个存储器端口。由于数据是在一个端口上正向读出和在另一个端口反向读出，因此控制部分提高了资源消耗。 只有需要额外的采样率性能时才使用该方法 目 录 Contents 基于Xilinx IP Core 设计滤波器 滤波器的串行设计与实现 1 4 滤波器的并行设计与实现 2 滤波器的分布式设计与实现 3 滤波器的并行设计与实现 并行滤波器应用前提: 随着采样速率的提高和滤波器阶数的增加，滤波器的串行结构已无法实现了 由于FPGA的“硬件软化”的性质，FPGA设计者可以利用多样的滤波器架构，所选的架构通常取决于在可用的时钟周期数内所需的处理量。两个最重要的因子为： ● 采样速率(Fs) ● 滤波器的阶数(N) 滤波器的并行设计与实现 FIR滤波器的基本并行架构： 并行结构的性能： 最大输入采样率 = 时钟速率 滤波器的并行设计与实现 直接形式类型I使用了一个加法器的树形结构。这使得它很难串联起来。在Virtex-4 和Virtex-5系列上非常容易实现转置FIR滤波器结构。 转置FIR滤波器： 滤波器的并行设计与实现 输入的数据同时广播到所有的乘法器，系数从右至左排列，第一个系数h0在最右边。这些结果被馈入流水线形式的加法器链，加法器链可看作数据的缓冲器，它存储了先前计算的内积。重新排列的结构生成了与直接形式架构相同的结果，但是因加法器链的使用而获得了更多好处。这个不同的结构容易映射到DSP48 Slice中而不用附加外部逻辑。 转置FIR滤波器： 滤波器的并行设计与实现 第四个时钟周期 第五个时钟周期 第六个时钟周期 第七个时钟周期 第4～1个DSP48 输出为x0*h3、 x0*h2、 x0*h1、 x0*h0；结果输出为x0*h0 第4个DSP48输出x1*h3；第3个DSP48输出x1*h2 + x0*h3；第2个DSP48输出x1*h1 + x0*h2；第1个DSP48输出x1*h0 + x0*h1 ；结果输出为x1*h0 + x0*h1 第4个DSP48输出x2*h3；第3个DSP48输出x2*h2 + x1*h3；第2个DSP48输出x2*h1 + x1*h2 + x0*h3 ；第1个DSP48输出x2*h0 + x1*h1 + x0*h2；结果输出为x2*h0 + x1*h1 + x0*h2 第七个时钟周期：第4个DSP48输出x3*h3；第3个DSP48输出x3*h2 + x2*h3；第2个DSP48输出x3*h1 + x2*h2 + x1*h3 ；第1个DSP48输出x3*h0 + x2*h1 + x1*h2 + x0*h3 ；结果输出为： x3*h0 + x2*h1 + x1*h2 + x0*h3 转置FIR滤波器分析： 滤波器的并行设计与实现 转置FIR滤波器优、缺点： 有限性能：如果抽头很多，其性能将受高扇出输入信号所限制。 延时时间短：从包含第一个系数的Slice算去，最大时延时间不超过流水线时间。通常，从输入到输出有3个时钟周期的延时。 到DSP48 Slice的高效映射：转置FIR滤波器的加法器链结构使得映射能够进行。这种可扩展的结构既支持大的也支持