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第五讲VerilogHDL逻辑设计
主要内容
第十讲 基于Verilog HDL语言的
组合逻辑结构化设计 简单逻辑单元的设计
自顶向下的设计和嵌套模块
刘毅
简单逻辑单元的设计 Verilog HDL语言所支持的基本逻辑门
Verilog HDL语言所支持的基本逻辑门 and and(y,a,b,c);
通过Verilog HDL所构建的简单逻辑门 nand nand(y,a,b,c);
or or(y,a,b,c);
nor nor(y,a,b,c);
xor xor(y,a,b);
xnor xnor(y,a,b);
buf buf(a,b);
not not(a,b);
模块的基本结构 通过Verilog HDL所构建的简单逻辑门
module my_design(module_ports); 与或非电路及其Verilog结构化模型
端口声明语句； 半加器电路及其Verilog结构化模型
功能描述语句；
endmodule
1
模块名 模块组成 模块端口
与或非电路及其Verilog结构化模型
module AOl_str(y_out,x_in1,x_in2,x_in3,x_in4,x_in5);
output y_out;
x_in1 1 端口定义
3 y1 input x_in1,x_i
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