vhdl(国外英文资料).doc

vhdl(国外英文资料) ——实例 图书馆的IEEE； 使用ieee.std_logic_1164.all；--库声明 实体音 端口（A、B：在std_logic；--实体定义 C：出std_logic）； 结束音； 建筑的前调是结构体定义 开始 c = a或b； 结束前； VHDL不区分大小写 VHDL语言实例 例1：设计一七段显示译码器，用它来驱动七段发光管LED显示十六进制数字0到9和字母一到f.led显示数码管为共阳极。 图书馆的IEEE； 使用ieee.std_logic_1164.all； hex2led是实体 端口（ 巫术：在std_logic_vector（3到0）； 领导：出std_logic_vector（6到0） ）； 最后hex2led； 1七段显示译码器实体图例 是的hex2led建筑hex2led_arc 开始 ——hex-to-seven-segment解码器 ——分段编码 - 0 ---- 5 | | 1 ---- 6 4 | | 2 ---- - 3 六角选择 0001“1111001”， “0100100”当“0010”， “0110000”当“0011”， “0011001”当“0100”， “0010010”当“0101”， “00000 10”当“0110”， “1111000”当“0111”， “0000000”当“1000”， “0010000”当“1001”， “0001000”当“1010”， “00000 11”当“1011”， “1000110”当“1100”， “0100001”当“1101”， “0000110”当“1110”， “0001110”当“1111”， 当别人时“1000000”； 最后hex2led_arc； 2：设计一个八选一数据选择器例 1）的是通道选择信号，D0，D1，D2，D3，D4，D5，D6，D7数据输入OUT1是数据输出 实体可以是 （D0、D1、D2口，D3，D4，D5，D6，D7：位； s：整数范围0到7； OUT1：位）； 端SelS； 图例2（一）八选一数据选择器实体 SelS建筑sels_arc是 开始 与选择 OUT1 = D0时0， D1在1时， 2时D2， D3 when 3 D4 when 4 D5 when 5 D6 when 6 D7 when 7; Six _ Arc end; 2) a, B, c是通道选择信号, I0, I1, I2, i3, I4, i5, i6, i7数据输入 q是数据输出 Library IEEE; Use ieee.std _ Logic _ 1164.all; Mux8 is entity Port (I0, I1, I2, i3, I4, i5, i6, i7, a, B, C _: in STD Logic; Q: _ out STD Logic); End mux8; (b) 八选一数据选择器实体 图例2 Architecture mux8 _ Arc of mux8 is SEL: Integer; Signal Begin Q = I0 after 10 ns when SEL = 0 ELSE I1 after 10 ns when SEL = 1 else When SEL = I2 after 10 ns 2. I3 after 10 ns when SEL = 3. I4 after 10 ns when SEL = 4. I5 after 10 ns when SEL = 5. I6 after 10 ns when SEL = 6. I7 after 10 ns; SEL = 0 when a = 0 and B = 0 and C = 0. 1 When a = 1 and B = 0 and C = 0. 2 when a = b = 0 and 1 and 0} = C 3 when a = 1 and B = 1 and C = 0. 4 when a = b = 0 and C = 0 and 1. 5 when a = b = 1 and 0 and 1} = C 6 when a = b = 0 and C = 0 and 1. 7; End mux8 _ Arc; 例3: 设计一d触发器 D是输入端, clk是时钟信号控制端, q是触发器的输出端.其程序如下: Library IEEE; Use ieee.std _ Logic _ 1164.all; Reg is entity Port (D, CLK: in bit; Q: Out bit); End REG; 图例3 d触发器实体 Architecture is _ Arc of Reg