等精度频率计探究及设计.doc

等精度频率计探究及设计摘 要：采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化的特点。本文首先综述了EDA技术的发展概况，FPGA/CPLD开发的涵义、优缺点，VHDL语言的历史及其优点，概述了EDA软件平台QUARTUS Ⅱ；然后介绍了频率测量的一般原理，利用等精度测量原理，通过FPGA运用VHDL编程，利用FPGA(现场可编程门阵列)芯片设计了一个8位数字式等精度频率计，该频率计的测量范围为0-100MHZ。利用QUARTUS Ⅱ集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，仿真和实验结果表明，该频率计有较高的实用性和可靠性 关键词: VHDL语言；等精度测量；数字频率计 中图分类号：U492.3+23 文献标识码：A 1 引言。频率检测是电子测量领域的最基本也是最重要的测量之一。频率信号抗干扰能力强、易于传输，可以获得较高的测量精度，所以测频方法的研究越来越受到重视。等精度测量消除了对被测信号计数所产生的正负1误差，并且达到了在整个测试频段的等精度测量，测量信号的精度不随所测信号频率的变化而变化 2 等精度频率测量算法。精度测频方法的闸门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，避除了对被测信号计数所产生±1个字误差，并且达到了在整个测试频段的等精度测量。在测量过程中，有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号(预置闸门上升沿)，此时计数器并不开始计数，而是等到被测信号的上升沿到来时，计数器才真正开始计数。然后预置闸门关闭信号(下降沿)到时，计数器并不立即停止计数，而是等到被测信号的上升沿到来时才结束计数，完成一次测量过程 3 设计仿真与实现。本设计实现信号源模块、控制模块、计数模块、锁存器模块和显示器模块5大模块,下面分别介绍三个模块的结构和实现方法 3.1 信号源模块。信号源是为了产生1MHz 的门控信号和待测的定频信号，而对输入系统时钟clk（50MHz）进行分频的模块，设计源代码PIN1MHZ.VHD 对输入系统时钟clk（50MHz）进行分频产生1MHz 信号 3.2 分频器模块。此程序要求将1MHZ的输入频率分别进行21分频(产生500KHZ的输出频freq500k)、23分频(产生125 KHZ的输出频率freq125k)、25 分频(产生31250HZ的输出频freq31250)、27分频(产生7812HZ的输出频率freq7812)、29分频(产生1953HZ的输出频率freq1953)、211分频(产生488HZ的输出频率freq488)、213分频(产生1HZ的输出频率freq1) 3.3 测频控制信号产生器模块。控制模块的作用是产生测频所需要的各种控制信号。控制信号的标准输入时钟为1HZ,每两个时钟周期进行一次频率测量。该模块产生的3个控制信号，分别为TSTEN,LOAD,CLR_CNT.CLR_CNT信号用于在每次测量开始时，对计数器进行复位，以清除上次测量的结果，该复位信号高电平有效，持续半个时钟周期的时间。TSTEN为计数允许信号，在TSTEN信号的上升沿时刻计数模块开始对输入信号的频率进行测量，测量时间恰为一个时钟周期(正好为单位时间1s)，在此时间里被测信号的脉冲数进行计数，即为信号的频率。然后将值锁存，并送到数码管显示出来。设置锁存器的好处是使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。在每一次测量开始时，都必须重新对计数器清零 3.4 锁存器模块。锁存器模块也是必不可少的，测量模块测量完成后，在load信号的上升沿时刻将测量值锁存到寄存器中，然后输出到显示模块 3.5 十进制计数器模块。计数器模块是由8个带有异步清零端，进位信号输出的模为10的计数模块级连而成。此十进制计数器的特殊之处是，有一时钟使能输入端ENA，用于锁定计数器。当高电平计数允许，低电平时计数禁止。计数器模块用于对输入信号的脉冲进行计数，该模块必须有计数允许、异步清零等端口，以便于控制模块对其进行控制 3.6 显示模块。在本设计中设计了一个3位的循环计数器，将计数结果输入到译码器，译码结果输出即可依次使能每个LED 4 顶层模块设计 数字频率计的顶层文件如图1： 在硬件电路上，用FPGA取代传统的集成电路和单片机作为主要载体，除了输入和输出显示等少数电路外，其它大部分电路都可以集成在一片FPGA芯片中，大大降低了电路的复杂程度、减小了体积、电路工作也更加可靠和稳定，速度也大为提高。在开发方式上，用自顶向下的的系统开发方法取代了传统的自下而上的硬件堆砌式开发模式。借助HDL语言通过EDA工具进行设计相当灵活和高效，不需要象以前那样反复搭建实际电路来