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2017-06-30 发布于天津
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年月南昌航空工业学院学报 566 7 75 :1*; 566 7 第卷第期 78 9 !#$%’ ( )%*+%, -%./0/#/1 ( 21$%#/0*’ 31*+%’,4 ’; ’8 ); 9 文章编号： @ A 766 7 = 95? 566 7 69 = 668? = 6B 全加器的设计及比较胡全连 @ 江西师范大学江西南昌 BB665C A 摘要本文以全加器为例，对基于、、芯片的数字系统的逻辑设计进行综合分析和比较。 DD- ED- F-D 关键词全加器 DD- ED- FD- 中图分类号文献标识码： 3)9B 7; 5 2 前言利用卡诺图化简并转换成异或门或与非门可实现形式D J 2 9G 9H 0 0 0 0 = 7 数字电路按其芯片的集成度的不同，可分为小 · · H J 2 G I 2 H I G H J 2 G 2 H = G H = 0 0 0 0 0 = 7 0 0 = 7 0 0 0 0 7 0 0 7 规模集成电路@ DD- A 、中规模集成电路@ ED- A 、大规模画逻辑电路图：集成电路@ FD- A 及超大规模集成电路@ FD- A 。在数字系统的逻辑设计中，基于所用芯片集成度的不同，其逻辑设计思想及方法也不同，下面以一位二进制数全加器的设计作具体说明。 7 小规模集成电路 @ A 在中仅仅是器件如门电路或触发器的集 DD- 成，基于DD- 芯片的逻辑设计，需要在满足功能要求，门电路或触发器要求的前提下，力求用最少的器件 5 中规模集成电路及最简单的连线来实现。如要求用异或门和与非门设计全加器时：采用中规模集成电路芯片进行逻辑设计时，由设被加数，加数，低位进位。产生本位结 20 G0 H0 = 7 于单个ED- 芯片内部的逻辑门或触发器的个数都是果，向高位进位，列真值表： D0 H0 确定的，因此，主要考虑的是合理选用ED- 芯片，并