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8284A RESET READY MN / MX ALE BHE A19 / S6~A16 / S6 AD15~AD0 DEN DT / R M / IO WR RD HOLD HLDA INTR INTA 8086 STB 8282 (三片） 地址锁存器 总线收发器 8286 OE T 控制总线 数据总线 地址总线 CLK +5V READY RESET BHE x1 x2 RDY RES (两片） （可选） 最小模式下的典型配置 2.4 8086的工作模式 8284A S0 S1 S2 S0 S1 S2 DT/ R DEN ALE CLK AEN IOB CEN INTA MCE/ PDEN MRDC MWTC IORC IOWC 8282锁存器 （3片） STB 8286 总线收发器 （2片） OE T 8259A 中断控制器 CLK 8288 总线控制器 （1片） +5V 控制总线 8086 最大模式下的典型配置 * 2.5 8086的总线操作和时序 1.总线周期的概念 EU和BIU之所以能协调工作，必须有一个时钟来控制。 TW T2 T1 T3 T4 T2 T1 T3 T4 TI TI T4 TI TI TW T2 T1 T3 TW * 时钟周期：计算机中最基本的时间单元，（最短的时间度量单元）为1s/主频。 如主频5MHz，时钟周期为200ns 1s=1000ms 1ms=1000?s 1 ?s=1000ns TW T2 T1 T3 T4 T2 T1 T3 T4 TI TI T4 TI TI TW T2 T1 T3 TW 总线周期：CPU对存储器或外设读写一次所需的时间，最基本的总线周期包括四个时钟周期。 在一个最基本的总线周期中，习惯上将4个时钟周期称为4个状态，分别是T1、T2、T3、T4。 （1）在T1状态，CPU往地址/数据总线上发出地址信号，指出要寻址的存储单元或外设端口地址。 （2）在T2状态，CPU从总线上撤销地址，而使16位地址/数据总线浮置成高阻状态，为传输数据作准备，4位的地址/状态总线输出本总线周期的状态信息。 TW T2 T1 T3 T4 T2 T1 T3 T4 TI TI T4 TI TI TW T2 T1 T3 TW * （3）在T3状态，4位地址/状态总线继续提供状态信息，16位地址/数据总线上出现CPU写出的数据或CPU读入的数据。 如果I/O设备或存储器速度慢， I/O设备或存储器会向CPU发出等待请求信号，于是CPU插入一个或多个附加的时钟周期Tw状态，也称等待状态。 TW T2 T1 T3 T4 T2 T1 T3 T4 TI TI T4 TI TI TW T2 T1 T3 TW * （4）在T4状态，完成数据的读写操作，总线周期结束。 只有在CPU与I/O设备或存储器之间传输数据，以及从内存取指令到指令队列时，CPU才执行总线周期。因此在两个总线周期之间，总线就可能处于空闲状态TI，此时执行空闲周期。 TW T2 T1 T3 T4 T2 T1 T3 T4 TI TI T4 TI TI TW T2 T1 T3 TW * 指令周期：执行一条指令所需要的全部时间。 总线周期是CPU对存储器或外设读写一次所需的时间 一个指令周期可能包括若干个总线周期。 不同的指令其指令周期可能不同。 指令周期由一些基本的总线周期组成： 存储器读/写 I/O端口读/写 终端响应 * 2.读周期时序（最小模式） C P U 地址锁存器 数据收发器 主存储器 A/S AD AB DB CB 一个总线周期 T1 T2 T3 T4 CLK A19/S6-A16/S3,BHE/S7 AD15-AD0 ALE M/IO RD DT/R DEN * 2.读周期时序 C P U 地址锁存器 数据收发器 主存储器 A/S AD AB DB CB 一个总线周期 T1 T2 T3 T4 CLK A19/S6-A16/S3,BHE/S7 AD15-AD0 ALE M/IO RD DT/R DEN T1 A A 0-读I/O 1-读主存 2.读周期时序（最小模式） * 2.读周期时序 C P U 地址锁存器 数据收发器 主存储器 A/S AD AB DB CB 一个总线周期 T1 T2 T3 T4 CLK A19/S6-A16/S3,BHE/S7 AD15-AD0 ALE M/IO RD DT/R DEN T2 A A 0-读I/O 1-读主存 S 2.读周期时序（最小模式） * 2.读周期时序 C P U 地址锁存器 数据收发器 主存储器 A/S AD AB DB CB 一个总线周期 T1 T2 T3 T4 CLK A19/S6-A1