第十三讲有限状态机.pdf

第十三讲有限状态机 Finite State Machine (FSM) 佟冬 tongdong@ /courses/digital/2013spring 时序逻辑电路回顾  实现电路状态的基本模块 – 锁存器和触发器 – R-S锁存器, R-S主从触发器, D 主从触发器, D边沿触发器  电路定时方法Timing methodologies – 使用时钟 – 级联触发器正确工作的条件 – 关注时钟扭斜  异步输入及其危害性 – 同步器  基本的寄存器 – 移位寄存器shift registers – 计数器counters  硬件描述语言和时序逻辑电路 2 有限状态机Finite State Machines  时序电路 – 基本时序单元：锁存器、触发器、寄存器 – 组合电路  描述序电路的模型 – 有限状态机finite-state machines (Moore and Mealy)  基本的时序电路 – 移位寄存器 – 计数器  设计流程 – 状态图/状态表 – 状态转换表 – 次态/输出函数  硬件描述语言 3 13.1 同步时序电路模型 同步(Synchronous)时序电路 – 时序电路中状态的改变由系统统一时钟控制 异步(Asynchronous)时序电路 – 时序电路中状态的改变不受统一时钟的控制，由输入 变化引起改变 Clock 4 有限状态机的表示  状态state ：由时序存储原件的可能取值确定  转换Transitions ：状态的改变  时钟Clock：控制状态原件改变状态的控制信号  时序电路 – 由有一系列状态组成的状态序列 – 基于输入信号的值改变的序列 – 序列时钟周期定义为序列变化的时间单位 001 010 111 In = 1 In = 0 In = 0 100 110 In = 1 5 课程回顾：时序电路  带反馈（feedback ）的电路 – outputs = f(inputs, past inputs, past outputs) – 在逻辑电路中构造“记忆”的基础 – 门组合锁例子 • 状态是记忆 • 状态是组合逻辑的输出和输入 • 存储单元的组合 new equal reset value C1 C2 C3 mux multiplexer comb. logic control comparator state clock equal open/closed 6 有穷状态自动机FSM：举例 组