白皮书Altera在65nm半导体工艺上的发展策略.PDF

白皮书 Altera在65nm半导体工艺上的发展策略 引言 Altera在65nm半导体制造工艺上的发展策略是充分利用先进的技术和方法，以最低的成本为客户提 供性能最好的器件，同时降低客户风险，保证产品尽快面市。Altera在130nm和90nm器件上的市场份 额表明，有效控制高端半导体技术中存在的风险，能够提高FPGA体系结构在市场上的受欢迎程度。 因此，早自2003年初以来，Altera就一直在稳步开发和测试其65nm技术。本文研究Altera在65nm工艺 上的工程策略，介绍公司如何为客户降低生产和计划风险，并同时从根本上提高密度、性能，及降 低成本和功耗。 随着半导体制造技术达到新的极限，在65nm工艺节点上出现了特殊的产品规划、设计和交付挑战。 在130nm和90nm通道尺度上还可以处理的深亚微米效应，包括功耗增加、工艺偏差以及参数失效等， 成为65nm工艺最显著的工程挑战。这一工艺节点的IC开发存在很大的风险，会影响FPGA 的工艺和 性能。由于许多客户选择了可编程逻辑作为减小风险的策略，Altera应用业界最前沿、最全面的方法 来控制这种风险。 65nm的功耗 迈向65nm工艺体现了Moore定律对密度和性能的预测。例如，与基于90nm的Stratix II器件相比，下 一代65nm工艺Stratix® FPGA系列在性能上高出20 ％，将进一步巩固Altera在密度上的领先地位，并 扩大Altera® 的器件优势。65nm工艺也将降低Altera Cyclone®系列器件的成本，与竞争产品相比，具 有更大的性价比优势。 然而，65nm工艺在性能上的提高会导致功耗明显增加，器件可能会消耗过高的功率。如果不采用降 低功耗的方法，由于静态功耗增加，65nm工艺的功耗将成为关键问题。漏电流是导致静态功耗增加 的主要原因，漏电流包括65nm工艺上更薄的栅极氧化层隧道电流，以及亚阈值泄漏等(沟道和漏极至 源极电流) 。图1显示了这些漏电流源(蓝色表示)是怎样随着逻辑门尺寸(绿色表示) 的下降而增加的。 同样的，如果不采取特殊的功耗优化措施，由于开关晶体管密度的增加以及开关频率的增加，动态 功耗也会增加。 图1. 在更小的工艺尺寸上，静态功耗会显著增加。 尽管不同应用有不同的功耗要求，低功耗在成本、复杂度和可靠性上有明显的优势，因此，降低功 耗对任何硬件平台总是有好处的。除了65nm工艺对功耗特性的要求之外，当今的设计趋势(例如，提 高系统外形的紧凑度以及便携性) ，也大大增加了PLD对功耗的敏感程度。在某些“范围受限”的应 用中，墙插电源是主要供电电源，系统外形非常小，而且非常薄，很难采用气流、热沉以及其他散 热管理方案。便携式应用是FPGA相对较新的应用领域，在这种应用中，电池使用时间对静态和动态 功耗提出了新的限制要求。设计目标的变化促使功耗成为选择PLD 的首要标准。 “在需要的地方提高性能”—Altera降低功耗的策略 客户使用的Altera器件和Quartus® II软件是Altera 的IC设计人员和软件工程师密切合作、共同努力而 设计实现的。例如，Altera 的IC设计人员和软件工程师采用通用共享模型集，综合考虑功耗和性能， 确定最佳方案是采用硬件还是通过软件实现。Altera在降低65nm功耗上的策略是结合高级工艺技术、 改进的结构以及强大的软件工具，尽可能满足客户的功耗和性能要求。Altera还为可编程逻辑提供当 今最精确的功耗估算工具。 Altera在降低功耗上的策略是帮助客户尽可能的控制好功耗和性能，在这两方面达到均衡。Altera 的65nm低功耗策略包括： ■ 功耗最佳硅工艺 ●三次氧化 ●芯片应变 ●低k绝缘 ■ 用户可选的内核电压 ■ 可设置功耗技术 ●高性能模式 ●低功耗模式 ■ Quartus II软件中内置的PowerPlay功耗分析和优化工具 功耗最佳硅工艺 在65nm工艺中，Altera采用了三次氧化技术来降低漏电流。三次氧化提高了晶体管电压阈值，但是 会降低晶体管的性能，因此，Altera巧妙的采用了这种晶体管技术来降低功耗，同时为用户设计提 供最佳性能。Altera还使用了应变硅，提高晶体管中的载流子移动能力，增加驱动电流，但是不会 增加漏电流。最后，Altera使用低k绝缘工艺来隔离金属层，减小了电容，从而直接降低了动态功耗。 用户可选的内核电压 用户可选的内核电压使客户能够选