基于vhdl语言实现数字时钟的设计大学论文 .docVIP

毕业设计（论文）专 业 微电子 班 次 姓 名 指导老师 成 都 工 业 学 院二一年 EDA所取代。数字钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。本是基于VHDL语言设计的数字钟，具有时、分、秒显示功能。电路主要有时间计数模块、时间显示模块以及译码模块。的是计时，计时周期为24小时显示“时”、“分”、“秒”时2位分2位秒2位共六个数显示满刻度23时59分59秒分频得1Hz的秒钟信号，秒计满60即得1分钟，分满60即得1小时信号，小时满24即得一天。能实现清零，调时，调分以及闹钟等功能。数字钟掌握各类计数器及它们相连的设计方法，熟悉多个数码管显示的原理与方法以及模块化设计方式；掌握用VHDL语言的设计思想以及整个数目 录 第1章 绪论 3 1.1 数字时钟的意义 3 1.2 数字时钟的背景 3 1.3 数字时钟的国内外现状 4 第2章 数字时钟的设计环境 5 2.1 EDA简介 5 2.2 VHDL简介 5 2.2.1 VHDL的特点 6 2.2.2 VHDL的设计结构 7 2.2.3 VHDL的设计步骤 7 2.3 Quartus 2 软件的介绍 7 第3章 数字时钟的硬件设计 9 3.1 模块设计框图 9 3.2 模块的设计 10 3.2.1 分频模块 10 3