综合数字计时器.doc

《电子设计自动化》大作业 班级：电信1102班 姓名： 2014年10月目 录 1 设计要求 1 2 系统分析 1 3 模块设计 2 4系统仿真 5 5 设计小结及课程体会 10 1 设计要求 设计综合数字计时器，时钟基准频率为1MHZ，要求实现00分00秒到23分59秒的时间计数。 基本设计要求： 设置使能控制信号en，当en=0正常工作，en=1计时停止； 设置系统的清零开关clr，当clr=0正常工作，clr=1计数全部清零； 利用MAX+PLUSⅡ软件模拟各计数器的工作情况。 提高部分要求： 将计数器的计数范围由分、秒计时扩展到时、分、秒计时； 提供整点提示功能，当时计数到达每个整点，系统可自动提示； 3. 在计数范围内任意预置时间，实现时钟定时提醒的功能； 2 系统分析 2.1系统设计原理 数字计时电路的基本结构由两个60进制计数和一个24进制计数器组成，分别对秒、分进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。秒计数器的技术时钟CLK为1MHZ的标准信号。当计时器处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分、秒得计时结果通过4个数码管来动态显示。当数字闹钟处于计时状态时，2个计数器允许计数，且秒、分计数器的计数时钟信号分别为CLK，秒的进位；当计时器处于定时报警状态时，可以设定分；当计时到所设定