第八章可编程逻辑器件verilog语言简介试卷.ppt

人有了知识，就会具备各种分析能力， 明辨是非的能力。 所以我们要勤恳读书，广泛阅读， 古人说“书中自有黄金屋。 ”通过阅读科技书籍，我们能丰富知识， 培养逻辑思维能力； 通过阅读文学作品，我们能提高文学鉴赏水平， 培养文学情趣； 通过阅读报刊，我们能增长见识，扩大自己的知识面。 有许多书籍还能培养我们的道德情操， 给我们巨大的精神力量， 鼓舞我们前进。 * 结构说明语句 initial 仿真开始时对各变量初始化 生成激励波形作为电路测试信号 只执行一次 程序模块中可有多个，并行执行 always always@(触发条件) begin 语句； end 若触发条件满足，则被执行，满足一次执行一次 可有多个always块，并行执行 结构说明语句 function 返回一个用于表达式的值 调用：将函数作为表达式中的操作数实现 word={getbyte(a), getbyte(b)}; 规则：不能包含时间控制语句，不能启动任务，至少有一个输入，必须存在给与函数名同名变量赋值语句。 结构说明语句 task 支持多种目的，可计算多个结果值 调用： my_task(v, w, x, y, z); 特点： 可定义自己的仿真时间单位 可以启动其他task和function 阻塞赋值与非阻塞赋值 非阻塞赋值 如：b = a 块结束后才完成赋值操作 b的值并不是立刻改变 常用于沿触发的always块 阻塞赋值 如：b = a 赋值语句执行完后，块才结束 b的值在赋值语句执行后立刻改变 常用于组合逻辑的赋值 设计描述层次 Verilog HDL既是一种行为描述语言，也是一种结构描述语言。也就是说，既可以用电路的逻辑功能描述，也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。例： MUX的行为描述 module muxtwo (out, a, b, sl); input a,b,sl; output out; Reg out; always @(sl or a or b) if (!sl) out = a; else out = b; endmodule a b sl out 设计描述层次 MUX的结构描述 module muxtwo(out, a, b, sl); input a,b,sl; output out; not u1(ns1,sl); and #1 u2(sela,a,nsl); and #1 u3(selb,b,sl); or #2 u4(out,sela,selb); endmodule a b sl selb sela nsl out 设计描述层次 Verilog HDL语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统。 行为级：技术指标和算法的Verilog描述，有关行为和技术指标模块，容易理解 RTL级：逻辑功能的Verilog描述，有关逻辑执行步骤的模块，较难理解 门级：逻辑结构的Verilog描述，有关逻辑门以及逻辑门之间的连接关系的模块，很难理解 开关级：具体的晶体管物理器件的描述，有关物理形状和布局参数的模块，非常难理解 设计描述层次 算法（行为）级描述 结构级描述 寄存器传输级（RTL）描述 开关级（门级）描述 混合层次描述 设计描述层次 算法级描述 （行为级描述） 主要用于快速验证算法的正确性 不一定可以综合成实际电路结构 设计描述层次 结构级描述 电路的层次化描述 类似于电路框图 使用两个半加器构造的全加器 设计描述层次 RTL描述 更贴近实际电路结构的描述 描述的细节到寄存器内容传输级别 可以精确描述电路的工作原理、执行顺序 细化到寄存器级别的结构描述也就是RTL级描述，并无绝对划分标准 设计描述层次 开关级（门级）描述 完整描述了电路的细节 最底层的电路描述 可以描述MOS管 设计描述层次 混合层次描述 以上各种层次描述方式可以任意混合使用，因此一个设计可能某些模块使用了行为描述的方式，而另外一些模块使用了开关级描述。 在实际设计中，功能复杂的模块可以先用行为级或结构级的描述来表示，而对功能简单的模块则使用RTL级的描述，以尽早完成系统的仿真和算法的验证；在设计的过程中逐步细化复杂模块，替代原来的行为描述，直至设计可以综合并满足设计指标。 组合逻辑电路 组合逻辑：输出只是当前输入逻辑电平的函数，与电路的原始状态无关的逻辑电路。 组合逻辑由与、或、非门组成的网络，如：多路器、比较器、加法器、乘法器等 描述方式： assign