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数字化DPSK 调制解调器的研究 北京锦坤科技有限公司 摘要现代通信系统要求通信距离远、通信容量大、传输质量好。作为其关键技术之一的调制解调技术一直 是人们研究的一个重要方向。讨论和仿真实现了基于FPGA 的数字化DPSK 调制解调系统。用Altera 公司 的FPGA 开发平台Quartus II 3.0 实现了一个对基带信号的DPSK 调制解调系统模型的仿真。 关键词:调制解调DPSK 现场可编程门阵列( FPGA) Quartus II 中图法分类号TN919.6; 文献标识码B 现代通信系统要求通信距离远、通信容量大、传输质量好。作为其关键技术之一的调制解调技术一直是人 们研究的一个重要方向。一个系统的通信质量, 很大程度上依赖于所采用的调制方式。因此,对调制方式的 研究, 将直接决定通信系统质量的好坏[1, 2]。随着超大规模集成电路的发展, 尤其是微电子技术和计算机 技术的迅猛发展和广泛应用, 数字化成为目前通信技术发展的趋势, 它具有可靠性高、灵活性强、易大规模 集成等优点, 日益受到重视。目前, 数字化的手段主要有专用集成电路(ASIC) 和通用数字信号处理器 (DSP) 。现场可编程门阵列( FPGA) 提供了实现数字信号处理的第三种解决方案, 它结合了以上两种方式 的优势, 具有开发周期短、设计方案修改方便、成本低、投资不存在风险问题等[3]。本设计选用了Altera 公司的APEX20KE 系列的FPGA 芯片来实现设计。 作为Altera 的新一代开发软件, Quartus II 具有简单易学、易用、可视化、集成化设计环境等优点。Quartus II 支持VHDL 、Verilog HDL 及AHDL 等多种描述语言。其中VHDL 和Verilog HDL 因适合标准化的发展方 向而最终成为IEEE 标准。与VHDL 相比,Verilog HDL 更容易掌握, 并且完成同一功Verilog HDL 的程序条 数一般仅为VHDL 的1/3。而且VerilogHDL 语言可读性强, 易于修改和发现错误[4]。本设计 采用Verilog HDL 语言来完成调制解调器的模型设计和仿真。本文是某图像传输扩频系统方案的一部分。 研究内容为采用DPSK 方式完成通信信号的调制解调模型, 对扩频和解扩部分不作具体研究, 只利用解扩 部分产生的位同步信号作为本设计中积分猝灭模块的控制信号。在发射子系统中, 首先对基带信号进行差 分编码, 然后完成PSK 调制, 即DPSK 调制。PSK 调制实际上是由乘法器完成的, 它将差分编码器输出的 数据与来自数控振荡器NCO 的载波相乘, 输出的是数字化的已调信号, 在整体系统设计中该信号经数模转 换后作为中频输出信号[5]。发射子系统模块如图1。 接收子系统是一个相对复杂的数字信号处理系统, 它要完成数字中频信号到基带的变换、差分译码和判决 输出以及完成自动频率控制。将接收到的经过了模数转换处理的已调数字中频信号分成正交两路, 进入乘 法器模块与数控振荡器NCO 输出的两路数字化的正交载波相乘, 再经过积分滤波,从而产生基带信号。对 此信号进行差分译码, 实现对差分编码的逆运算, 最后经判决输出恢复出原始信息, 实现DPSK 解调功能。 同时, 在本系统的设计中, 利用在PSK 解调时产生的包含前后码元相位信息的信号产生自动频率控制 (AFC) 信号完成对NCO 模块输出频率的控制和调节, 实现NCO 与中频数字信号的同步控制。系统模块图 见图2 。 乘法器模块是一个8 位乘法器, 采用的是ALTERA 的宏功能库中的乘法器, 它把经模数变换后输出的8 位 数据分别与NCO 输出的正交载波相乘。乘积结果为一有符号的16 位数据。用Verilog HDL 编程时, 则可 以以例化的方式调用乘法宏模块。经过乘法器模块出来的数据进入到积分猝灭滤波器, 它的作用是进行低 通滤波, 滤去乘法器模块输出信号中的高频部分。在这里积分猝灭的控制信号即为数据信息码元的位同步 信号, 它是在伪码同步后产生的, 即每经过一个伪码周期产生一个积分猝灭信号, 也就是对输入的信号进 行累加, 每经过一个伪码周期产生一个输出信号: Dot( k)=RΣ( Δτ) ,输出信号Dot( k) 和Cross( k) 作为进行 差分译码和鉴相的输入信号。NCO 是基于一个给定频率的信号发生器, 其信号的数字化波形可以在一个更 高时钟频率下进行相位累加而得到。在这里, 需要满足奈奎斯特抽样定理,