低功耗器件的设计时测试方法.PDFVIP

低 功 耗 器 件 的 “ 设 计 时 测 试 ” 方 法 在 65nm 制造工艺条件下，依靠电池供电的器件正在大量出现。这种先进的工艺技术使得新 器件较前代工艺的同类器件具有很多改进。采用 65nm 工艺之后，设计人员可以在一块单独 的裸片上集成远多于过去的晶体管，还可以在器件中集成多个 IP 内核、大量的嵌入式存储 器、更多的复杂模拟电路，同时实现比 90nm 工艺下类似器件更高的性能、更低的功耗和更 低的成本。 然而在 65nm下，由于器件中晶体管漏电流造成的功耗却远高于(呈指数关系)旧工艺结点下 的器件。因此，台积电(TSMC)之类的大型晶圆代工厂已经将减小漏电流当作 65nm 参考流程 中的一个首要任务。泄漏并不是什么新现象，但 65nm 工艺器件的工作电压比老工艺器件的 工作电压低，因此开启单个晶体管所需的阈值电压也比老工艺的器件低。阈值电压较低就可 能经常无意中触发非活动的状态，从而导致源极到漏极流过很大的电流，或者说导致泄漏。 用于解决这一问题的最新技术往往采用内建高 Vt 标头(header)或标尾(footer)的多阈值逻 辑门，标头和标尾用于在空闲状态下关断逻辑门。此外，也可以在设计逻辑中添加一些特定 的电源关断模式，而且设计师们也正在利用更多的门控时钟来管理设计中每个时钟区的功 耗。以上各种方法综合起来，正在帮助我们减小晶体管的泄漏。 要想充分利用这些新技术，设计人员必须在整个设计流程中都非常关注功耗问题。硬件工程 师和嵌入式软件工程师都必须尽早参与，以保证产品的设计成功和按时发布。同时，低功耗 设计对设计验证，尤其是对所有电源管理特性的验证，也有很大影响。因为这需要在所有可 能的工作条件下进行大量验证工作，包括测试每种功率模式。对所有功率模式(上电和掉电) 以及随后的器件行为序列的测试必须在流片之前完成。此外，验证工程师还必须进行测试以 保证孤立的逻辑也能正常工作。这是利用带随机和定向案例的广泛的测试套件实现的。 实现功耗相关特性的自动化验证是一次意义重大的努力，它要求设计人员在整个设计过程中 都给予验证工作足够的重视。例如，低功耗逻辑测试套件必须确保专用逻辑不但能降低动态 功耗，还能保证掉电的电路在任何工作状态下都不会向工作的电路传播随机数据。为确保这 些问题不会发生，设计过程中每出现一次代码修改，验证工程师都必须进行大量仿真，并采 用大量其他的格式验证资源。 低功耗可测试性设计面临的挑战 一个常被忽视，或者说设计人员最多在设计后期才会考虑的问题，是器件在制造测试过程中 的功耗。在可测试性设计(DFT)中，尤其是低功耗器件的 DFT 中，需要考虑的问题很多。其 中，尽早并且严格注意制造测试中的功耗，对于大量交付可靠的低功耗器件而言，十分关键。 因为在制造测试过程中，器件的功耗如果大大超出器件的功率指标，可能会导致闸极氧化层 击穿，严重时甚至会损坏芯片。 低功耗 DFT的最佳方案需要采用一种“设计时测试”(Design With Test, DWT)流程，以便 最好地解决标准的设计和实现流程中的测试问题，从而保证将这些问题带来的影响降至最 小，并最终得到高质量的低功耗器件。DWT 方法是指在整个设计流程中都采用同样的功耗感 知测试策略，以便使每种工具都能注意到，尽量减小每一个低功耗测试步骤带来的影响，从 而解决 65nm低功耗器件制造中较难解决的测试问题。DWT 方法将对功耗的关注深植入设计、 实现和测试工具中，因而采用该方法后，可以将器件的功耗限制与时序、面积、良率和测试 等其他约束条件联合起来，进行全面优化。 DWT 助推低功耗 DFT 采用 DWT 方法时，工具的集成深度以及不同工具之间是否具备流畅的互通性，决定了 RTL 验证、综合、测试、等效检验、区域规划以及布局和布线工具之间的功耗约束情况。全面优 化的结果是使制造出的芯片可测性很高，并且器件不但在工作过程中，而且在制造流程的测 试过程中都能够满足功耗预算。这种方法要求不论设计进行到流程的哪个阶段，都采用同一 个文件定义功耗因素，从而保证整个流程中的所有工具对器件的功耗要求都有相同的理解。 要设计出高质量的低功耗器件，必须在整个设计过程中都给予 DFT 足够的重视。也就是说， DFT 的范围必须扩展，其逻辑必须能在制造测试过程(包括晶元筛选、封装测试和环境审查) 中以不超出器件功耗指标的方式控制和测试与功耗相关的电路。需要特别说明的是，在采用 了 DWT 方法的低功耗设计中，可以轻易插入感