微机原理_第五章_存储器试卷.pptVIP

* * * * * * * * * * * * 1.页号为6的在cache中，不用替换任何页 2.页号为50的页不在cache中，把最先调入的2号页面，从cache中清除，把50号页面调入 * 6号页面是最少使用的页面，新加入的50号页面，将使得6号页面被清除 * * * * * * * * * * * * * * * 存取速度： CPU在取指令和进行读出操作时，都是在相应的时序控制下进行的，如读周期和写周期。已根据时钟频率和机器运算速度确定好范围。那么在选择或设计存储器时，它的最大存取时间要小于CPU安排的读写周期。否则要使CPU插入等待周期，才能保证读写数据的可靠传送。 驱动电路设计： 一般情况下，CPU总线的负载能力可带动一个标准的TTL门。当总线上连接若干个存储器芯片时，在系统硬件设计的时候要仔细计算所有芯片的负载电流是否超过CPU总线的负载能力。尽管MOS电路的直流负载很小，但它还有电容负载。当系统的硬件规模不大，CPU总线上所连接的芯片数量不过时，存储器可以通过总线直接与CPU相连。若硬件规模大，就必须对总线增加总线驱动器（缓冲器），来提高总线的负载能力。 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 作业 用6116芯片，设计一个4K*16bit的存储器，连接到8086CPU.要求地址范围从B1000h开始。 设计需求 设计一个16K x 8位的只读存储器，与8088CPU相连。 ? 只读存储器ROM 以EPROM 2716(2K?8) 。 ? 只读存储器ROM（ 2716） 2716存储芯片为2K ? 8位 其引脚图如下: 2716 A10 ~A0 D7 ~D0 OE CE/ PGM VCC=5V VPP { 使用5V 编程+25V 2716与8088CPU的连接 要求利用 2716组成容量为16K?8的存储器 1容量设计： 2716数据线位数为8位, 8088 CPU数据总线是8位的，2K容量的存储器用8片2716即可实现。 2地址线 需要11位,即A0～A10。。因为2716存储单元数为2K (211=2048)单元 3数据线 8位I/O引脚可连接到数据线 4控制线 片选/编程信号:CE/PGM 输出使能信号:OE 3－8译码器（74LS138） 使能输入 选择输入 G1 G2A G2B C B A Y0~Y7输出 1 0 0 0 0 0 Y0=0其余为1 1 0 0 0 0 1 Y1=0其余为1 1 0 0 0 1 0 Y2=0其余为1 1 0 0 0 1 1 Y3=0其余为1 1 0 0 1 0 0 Y4=0其余为1 1 0 0 1 0 1 Y5=0其余为1 1 0 0 1 1 0 Y6=0其余为1 1 0 0 1 1 1 Y7=0其余为1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B C B A 0800~0FFFH 3800~3FFFH 0000~07FFH 用74LS138全译码实现真值表 00 0000 0000 11 1111 1111 00 0000 0000 11 1111 1111 00 0000 0000 11 1111 1111 A12 A11 A13 0 0 0 0 0 0 0 1 0 0 1 1 1 输出 A10 A9 ~A0 地址范围 只Y0=0 只Y1=0 只Y7=0 0 1 0 1 0 1 0 0 A15 A14 A12 A11 A13 A14 IO/M A15 74LS138 G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0000~07FFH 0800~0FFFH 1000~17FFH 1800~1FFFH 2000~27FFH 2800~0FFFH 3000~37FFH 3800~3FFFH 存储器地址： FC000~FC7FFH FC800~FCFFFH … FF800~FFFFFH 1 1 1 1 1 1 y0 y7 七 高速缓冲存储器（ Cache） 七 高速缓冲存储器（ Cache） 用Cache来解决CPU与内存之间的速度差。 CPU-Cache-DRAM-外存 Cache工作原理：程序访问在时空上的局部性。 Cache设计思想：把经常访问的代码和数据保存到SRAM组成的高速缓冲存储器中，把不常访问的代码和数据保存到大容量DRAM中，使得存储器系