模块八时序逻辑电路与测试.ppt

并行输出端 上图为D触发器组成的4位同步右移移位寄存器。数码由FF0的DI端串行输入，电路工作原理如下:在存数操作之前，先将各个触发器清零。当出现第1个移位脉冲CP时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最低位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次低位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。 Dr 1D C 1D C 1D C 1D C FF 0 FF 1 FF 2 FF 3 Q Q Q Q D0 CP Q0 Q1 Q2 Q3 串行输入端 串行输出端 移位脉冲 (1) 单向移位寄存器 4位右移位寄存器状态表 移位脉冲CP 输入数据DI Q0 Q1 Q2 Q3 0 0 0 0 0 1 1 1 0 0 0 2 0 0 1 0 0 3 0 0 0 1 0 4 1 1 0 0 1 移位寄存器中的数码可由Q3、Q2、Q1、Q0并行输出，也可从Q3串行输出，但需要继续输入4个移位