第五章基本数字电路的EDA实现.ppt

可逆计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countupdown IS PORT(f10MHz:IN STD_LOGIC; clr,en,load:IN STD_LOGIC; din:IN STD_LOGIC_VECTOR(7 DOWNTO 0); updown:IN STD_LOGIC; q:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END countupdown; ARCHITECTURE a OF countupdown IS SIGNAL cnt:INTEGER RANGE 0 TO SIGNAL clk:STD_LOGIC; BEGIN PROCESS(f10MHz) BEGIN IF f10MHzEVENT AND f10MHz=1 THEN IF cnt=4999999 THEN cnt=0;clk=NOT clk; ELSE cnt=cnt+1; END IF; END IF; END PROCESS; PROCESS(clk) BEGIN IF clkevent AND clk=1 THEN IF clr=0 THEN q ELSIF EN=1 THEN IF load=1 THEN q=din; ELSIF updown=1 THEN q=q+1; ELSE q=q-1; END IF; END IF; END IF; END PROCESS; END a; 进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count128 IS PORT(f10MHz :IN STD_LOGIC; clr,en,load:IN STD_LOGIC; din :IN STD_LOGIC_VECTOR(7 DOWNTO 0); q :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END count128; ARCHITECTURE a OF count128 IS SIGNAL cnt:INTEGER RANGE 0 TO SIGNAL clk:STD_LOGIC; BEGIN PROCESS(f10MHz) BEGIN IF f10MHzEVENT AND f10MHz=1 THEN IF cnt=4999999 THEN cnt=0;clk=NOT clk; ELSE cnt=cnt+1; END IF; END IF; END PROCESS; PROCESS(clk) BEGIN IF clkevent AND clk=1 THEN IF clr=0 THEN q ELSIF qTHEN --确定进制 q ELSIF EN=1 THEN IF load=1 THEN q=din; ELSE q=q+1; END IF; END IF; END IF; END PROCESS; END a; 移位寄存器的设计 数字系统中，经常要用到可以存放二进制数据的部件，这种部件称为数据寄存器。从硬件上看，寄存器就是一组可储存二进制数的触发器，每个触发器都可储存一位二进制位，比如12位寄存器用12个D触发器组合即可实现。 当时钟有效边沿到达时，一组触发器的输入端同时移入各触发器的输出端，时钟撤销后各触发器的输出不变，除非下一有效边沿到来时输入端数据有变化。这种寄存器称为基本的数据寄存器。 串入串出移位寄存器 串入串出移位寄存器原理图如图5-14所示，8位移位寄存器由8个D触发器串联构成，在时钟信号的作用下，数据从低位向高位移动。 设计这种串入串出移位寄