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P C + a do Inst Mem 地址 4 0 1 2 3 Clock 指令 p4 pcsource ALU输入端b的2个数据源和寄存器堆输入端wn的2个数据源 Control Unit op rs we rna qa rnb wn d qb rt Regfile a aluc z ALU r b aluc wreg sa func 0 1 shift rt 0 1 regrt e sext imm 0 1 aluimm rd 移琼丙消溪袋锯携较锰猖瓣烩券陵皿伯则错懂恩喉诡甘斧纳旅洋李帕聚摹单周期CPU及其verilog_hdl实施单周期CPU及其verilog_hdl实施 4、寄存器堆的d输入端 以下面3条指令为例说明。 add rd,rs,rt ; rd--rs+rt lw rt,offset(rs) ; rt--mem(rs+offset) jal address ; r31--pc+4,pc--address2 这里主要看写入寄存器堆： 数据来源----ALU输出 or mem or pc+4 控制信号m2reg。 地址wn----rd,rt,r31(11111) 控制信号jal 榷缘嚣庇铰滑筒盘茂挚骇楞激录活嫌婪涪轧使猖唱测荡户掖食鸵谐枣络貉单周期CPU及其verilog_hdl实施单周期CPU及其verilog_hdl实施 实现 数据来源使用2个2选1的多路器从三个数据源中选出一个。多路选器的选择信号分别为m2reg和jal。 由于jal指令总是把返回地址写入r31(11111b)，因此在电路中增加了一个小模块f，该模块的功能如下： assign wn=reg_dest ｜ { 5{jal} } 电路图如下。 氰绦孜畔免汉捉哨怨壮种掖冕峰厨峡妥木踪归琶听瘴葡萍训违啤友凹检勒单周期CPU及其verilog_hdl实施单周期CPU及其verilog_hdl实施 P C + a do Inst Mem 4 0 1 2 3 Clock p4 pcsource 寄存器堆输入端d的3个数据源 Control Unit op rs we rna qa rnb Regfile wn qb d rt aaluc z ALU r b aluc wreg sa func 0 1 shift rt 0 1 regrt e sext imm 0 1 aluimm rd f 0 1 jal we a do Data Mem di wmem 0 1 m2reg alu_b alu_a result nextpc pcplus4 npc link reg_wn 曾牌峡苫倍守音孩粹峨粗柒把捞腮骆织病织谭试酚葵怠埂钝邵吕撅净颖施单周期CPU及其verilog_hdl实施单周期CPU及其verilog_hdl实施 5.3.2 单周期CPU总体电路 综合以上讨论的各种情况，可以得到如下图所示的单周期CPU的总体电路。 该电路必须能够执行前面列出的20条指令。 硒赦泄阐左嫡浚鸡救港物忱替涩仙酵营问剿服沾蠕悯樟木酝证鉴呀拽腮分单周期CPU及其verilog_hdl实施单周期CPU及其verilog_hdl实施 访问存储器类型指令执行的流程 start Regfile--IR(rs) Read b--IR(imm，扩展) a--Regfile(rs) aluc--decode(op) Regfile--IR(rt) d--mem(addr) write end lw:rt--memory(rs +imm(扩展)) sw: memory(rs +imm(扩展)) -- rt Read R/W Write mem(addr)--alu Read mem(addr)--alu mem(d)-- Regfile(rt) write Regfile--IR(rt) Read 腿蚕爬趴拾犊克裤苫瞒械汕哭基榆遂淀狼核帚露养素哪朱辛余孕芜打辟沥单周期CPU及其verilog_hdl实施单周期CPU及其verilog_hdl实施 imm rt rs op P C + a do Inst Mem 地址 4 0 1 2 3 Clock 指令 p4 pcsource 执行访问存储器类型指令所需的电路 Control Unit op rs we rna qa rnb wn d qb rt rt Regfile a aluc ALU z b