有限状态机概念.3.pptVIP

VHDL有限状态机 VHDL语言的基本语句 状态机 概念： 一类十分重要的时序电路 许多数字电路的核心部件 结构： 组合逻辑部分（状态译码器和输出译码器） 时序逻辑部分（寄存器） 状态机的结构 状态机-各部分的功能 状态译码器 确定状态机的下一个状态 输出译码器 确定状态机输出 状态寄存器 存储状态机的内部状态 状态机的基本操作 状态的转换： 下一个状态由译码器根据当前状态和输入条件决定。 输出信号的产生： 输出信号由译码器根据当前状态和输入条件决定。 状态机的时序 同步时序状态机： 由时钟信号触发状态的转换和信号的输出 异步时序状态机： 状态的转移和输出不与时钟信号同步 注意：可综合的状态机设计要求使用同步状态机！ 状态机的类型 状态机的表达方式 状态图 状态表 流程图 状态表 状态图 状态机 状态机的本质是对具有逻辑顺序或时序规律事件的一种描述方法。 三进制计数器 序列检测器（1110010） 类型定义语句 TYPE 用户自定义数据类型: 数据类型名： 由设计者自定； 数据类型定义： 数组型数据类型或枚举型数据类型 类型定义语句 TYPE TYPE st1 IS ARRAY (0 TO 15) OF STD_LOGIC； TYPE week IS (sun，mon，tue，wed， thu，fri，sat)； 状态机的说明部分 使用 TYPE 语句定义一个新的数据类型，一般为枚举型，其元素都用状态机的状态名来定义。说明部分一般放在ARCHITECTURE 和 BEGIN之间。例如： Chapter over This is the end of this chapter Thanks Any question ？ 实验部分 四选一数据选择器： 实验部分 WITH s SELECT x = a WHEN “00”, -- means when s=“00” b WHEN “01”, c WHEN “10”, d WHEN OTHERS; 实验部分 x = a when (s = “00”) else b when (s = “01”) else c when (s = “10”) else d ; 实验部分 mux4_1: PROCESS (a, b, c, d, s) BEGIN IF s = “00” THEN x = a ; ELSIF s = “01” THEN x = b ; ELSIF s = “10” THEN x = c ; ELSE x = d ; END IF; END PROCESS mux4_1 ; 实验部分 8-3编码器： WITH A SELECT --选择信号赋值语句 Y=000WHE 001WHE 010WHE 011WHE 100WHE 101WHE 110WHE 111WHE 000WHEN OTHERS; END ARCHITECTURE ART; 8-3编码器 分频器 ENTITY FENPIN IS PORT ( clk : IN BIT; cout : OUT BIT ); END FENPIN; ARCHITECTURE bhv OF FENPIN IS BEGIN PROCESS(clk) VARIABLE Q1:INTEGER RANGE n DOWNTO 0; BEGIN IF clk’event AND clk=‘1’ THEN I