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5.1 时序电路概述 同步时序逻辑电路的分析举例 例4 试分析图所示的同步时序电路的逻辑功能。 解： 1．确定电路组成 该电路的存储元件由个D触发器构成，组合电路包括一个与门和一个或非门。电路有一个输入x，一个输出Z；输入x、输出Z和电路的状态、均有直接联系，因此属于米里型。同时，时钟脉冲CP加在每一个触发器的时钟脉冲输入端上，因此它是一个同步时序电路，时钟方程可以不写。 2．写出输出函数和激励函数的表达式 由逻辑电路可知 4．作状态表和状态图 例4状态表 由状态表可作出其状态图如图所示。 5.作出时间图 设电路的初始状态 ，输入序列x则可得图所示的时间图。 6．电路逻辑功能描述 由时序图可以看出，一旦输入x出现“101”序列，输出Z便产生一个脉冲输出信号，否则，输出Z为0。因此，该电路是一个“101”序列检测器。 5.2.2 异步时序逻辑电路的分析 ?异步时序逻辑电路的分析和同步时序逻辑电路的分析方法相似，但要注意电路中各触发器输入端（包括时钟控制端）脉冲到达的条件。 例 1 分析下图所示的异步时序逻辑电路。 解： 该电路由两个T触发器组成，有一个外输入信号CP，触发器的状态即为电路的输出。 1．写出激励函数表达式 由图可得： 3．作状态表 取电路的初始状态 ，可得其状态表。 4．作时序图，说明电路功能。 根据状态表可作出其时序图，如图所示。由时序图可以看出该电路工作在计数状态，起分频作用。 的频率是时钟脉冲CP频率的一半， 的频率是时钟脉冲CP频率的四分之一。 例1：同步七进制减法计数器的设计 例2：可逆同步模4计数器的设计 二、计数器 ?计数器在数字系统中应用十分广泛，是一种具有记忆功能的电路，用以累计输入脉冲的个数、实现计数操作功能，通常用触发器构成各种形式的计数器。 （一）计数器的分类 1．? 按进位方式分 （1）同步计数器：有一个公共时钟脉冲，各个触发器的状态转换是在该公共输入计数脉冲作用下同时发生的，即各个触发器状态的翻转与输入脉冲同步。 （2）异步计数器：没有公共时钟脉冲，输入计数脉冲只作用于某些触发器的CP端，而其它触发器的翻转是靠低位的进位信号。因此，组成计数器的各个触发器的状态变化不是同时发生的。 2．按进位制分 （1）二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。 （2）十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。 （3）任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。如三进制计数器、六进制计数器等。 3．按逻辑功能分 （1）递增计数器：随着计数脉冲的输入，计数器的数是递增的，则为递增计数器。 （2）递减计数器：随着计数脉冲的输入，计数器的数是递减的，则为递减计数器。 （3）可逆计数器：随着计数脉冲的输入，计数器的数是可增可减的则为可逆计数器。 比较同步计数器 本章重点 2. 十进制同步计数器74160 1. 四位二进制同步计数器74161 3. 74161/ 74160功能扩展 （二）常用计数器 1. 四位二进制同步计数器74LS161 四个主从J-K触发器构成 (1) 逻辑符号 D ? A:高位?低位（预置数） CLK: 时钟输入 CLR: 异步清零，低电平有效。 LOAD: 同步预置，低电平有效。 QD ? QA:高位?低位 ENP、ENT：使能端，多片级联。 RCO：进位。 例 1 的异步时序逻辑电路 2．写出电路的次态方程组 例 1 的状态表 0 0 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 0 0 1 CP 次态 现态 时钟脉冲 例 1 的时序图 5.3 同步计数器的设计 1．根据设计要求，确定输入、输出及电路的状态，进 而拟定原始状态表和原始状态图. 2．状态编码分配. 确定需要触发器数目.选触发器类型. 2n ≥ M, 其中M 为模, n 为状态编码所需2进制位数. 3. 列出状态转换表. 4． 写出输出方程、状态方程. 5．检查自启动. 6．求出驱动方程，画出逻辑图. 一、设计步骤： １　１　０ 1 １　０　１ 0 １　０　０ 0 ０　１　１ 0 ０　１　０ 0 ０　０　１ 0 ０　０　０ 0　 x x x x　　　 ０　０　０ １　１　０ １　０　１ １　０　０ ０　１　１ ０　１　０ ０　０　１ 1 1 1　　　　　 （3）状态转换表 （1）选变量和状态 Z 为借位输出，状态 Si