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Siナノデバイスのための画期的な電極形成法を学独連携で実現 －Si基板への不純物添加を伴わない画期的な電極形成法を発見－ 平成２２年１２月９日 独立行政法人物質・材料研究機構 国立大学法人千葉大学 国立大学法人東京工業大学 国立大学法人名古屋大学 国立大学法人筑波大学 概要 １．独立行政法人物質・材料研究機構（理事長：潮田資勝）半導体材料センター（センター長： 知京豊裕）は、千葉大学、東京工業大学、名古屋大学、筑波大学、早稲田大学、JST-CREST と共同で将来のナノデバイス実現のための新しい電極形成法を開発した。 ２．今回の開発はSi側には手を加えず、金属側のみに不純物を添加することで、金属/Si界面 のショットキー障壁高さを制御できることを千葉大学が理論的に予測し、それを物質・材料 研究機構、東京工業大学、名古屋大学、筑波大学、早稲田大学、JST-CREST が連携する実験 で実証したもので、これまでにない全く新しい電極形成法である。 ３． Si 半導体では、接触抵抗値の低い電極/Si 接合を実現するために、Si 側に不純物を添加 することで良好な金属/Si接合を実現してきた。 ４．しかし、デバイスの微細化とともに、Si側に添加する不純物の位置のばらつきや濃度のば らつきが金属/Si界面に影響しはじめ、安定した電極構造が実現できなくなっていた。 ５．今後、Si デバイスの接合領域はますまず微細化し、構造も Si 細線を使ったデバイスなど 三次元化していく傾向にある。しかし、これまでは安定した電極を形成する手段がなく、接 触抵抗も大きいなど課題を抱えていた。今回の成果はこれまでの課題を解決する画期的な方 法である。 ６．集積回路や将来のナノデバイスではナノ空間における材料の生成過程やその性質を根本的 な仕組みから理解することが本質的な問題解決につながる。今回の成果は、様々な専門性を 持つ多くの研究者、研究機関が携わることではじめて実証できた成果である。 ７．今回の研究成果は、日本時間12月8日（水）午後16時45分（サンフランシスコ現地時間 12月7日午前10時45分）に、International Electron Device Meeting(IEDM)2010 で発表 されました。 1 研究の背景 集積回路の基本構造である電界効果トランジスタ（MOSFET）は、図１(a)に示すように、電 子が流れるSiの「チャンネル」、電子を送り出す「ソース」電極、電子を受けとる「ドレイ ン」電極、電子の流れをOn/Offする 「ゲート」電極から構成されている。このMOSFETは微細 化すればするほど性能が上がる性質がある。実際、現在の最先端の集積回路ではわずか「ソー ス」と「ドレイン」の距離は16nm程度の大きさしかない。しかし、将来さらに微細化してい くためには多くの問題が出てくる。その一つが、電極材料の問題である。 ソース電極からチャンネルに電子を送り出す金属/半導体界面には、ショットキーバリアと いう、電子の送り出しを邪魔する障壁がある。この障壁を小さくすることができれば、消費電 力や発熱を小さくすることができ、携帯電話やPC 等の電子機器におけるエネルギー消費が画 期的に改善される。従来は、電極材料としてSi チャンネルと接触が非常に良