第四讲 Full-custom设计.ppt

集成电路课程设计第四讲 李福乐 Lifule@tsinghua.edu.cn Outline Introduction to full-custom design Introduction to Cadence How to create netlist for Hspice Introduction to Hspice Introduction to full-custom design Full-custom设计流程 集成电路课程设计基础 Full-custom设计流程 原理图输入与电路网表导出 HSPICE电路仿真 版图编辑 设计规则检查（DRC）与电路网表比对（LVS） 寄生参数提取和后仿真 Cell-based设计流程 项目设计 深亚微米工艺下的集成电路设计方法 Full-custom设计流程 电路设计 依据系统功能与指标要求选定电路结构 并行/串行；单端/差分；… 依据结构分配指标，决定各单元的类型与电路形式 放大器类型、电路；比较器类型、电路；… 依据交、直流参数设定元件值 晶体管W/L；电阻阻值；电容容值 Text editor or schematic editor 电路仿真 依据所给定的元件模型来验证所设计的电路的功能和指标 提供电路结构、电路类型、元件参数等修改的依据 仿真结果可用于指导版图设计，如元件的匹配要求，电源线的宽度，输出驱动的设计等 可用于预测工艺偏差、环境参量变化对电路特性的影响 Simulation tool: Hspice 版图设计 电路设计和电路模拟决定电路的组成和相关参数，但还不能直接送去加工 芯片加工厂需要设计者提供对应于所设计的电路的版图 版图设计将所设计的电路转换成芯片制作所需的图形 Cadence layout editor: virtuoso 版图验证 由于加工过程中的一些偏差，版图设计需满足工艺厂商提供的设计规则要求，以保证功能正确和一定的成品率 DRC：Design rule check 版图设计不得改变电路设计内容，如元件参数和元件间的连接关系，因此要做版图与电路图的一致性检查 LVS：Layout vs. Schematic Layout verify tool: dracula 寄生提取与后仿真 实际的电路具有寄生效应，将会对原电路造成特性上的改变，完整的设计应考虑版图设计后的寄生影响 实际电路仿真的精度取决于寄生模型的准确度 寄生提取LPE：Layout Parasitic Extraction 寄生提取后的网表包含大量的杂散元件，使后仿真时间增加，可采用device reduction来解决 Layout parasitic extraction tool: dracula Full-custom设计特点 可达到尽可能高的工作速度、尽可能小的芯片面积、以及的满意的封装 版图设计主要考虑电路性能和芯片面积等，故器件的布局和器件间的布线一般不具规律性，版图设计较难 设计工作量大，设计周期长 适合于模拟芯片、库单元、以及一些通用数字芯片 Full-custom设计系统环境 完整的Full-custom设计环境包含 设计资料库 - Cadence Design Framework II 电路编辑环境 - Text editor / Schematic editor 电路仿真工具 - spice 版图设计工具 - Cadence virtuoso / (Ledit) 版图验证工具 – diva, dracula 系统环境 工作站与unix-based操作系统 PC与windows操作系统（非主流） Introduction to Cadence 与Cadence有关的几个重要文件 .cshrc shell环境设定执行档 .cdsinit Cadence 环境设定档 cds.lib Cadence 环境资料库路径设定档 display.drf Cadence Layout editor 颜色图样设定档 Technology file 包含与工艺相关的参数 Cadence的文件组织 Explain Cell views 如何开始Cadence设计（课堂演示） Cadence 设计环境的准备 新建一个library/cell/view 进行 cell 的 版图设计 导出GDSII文件 用Dracula做DRC验证 How to create netlist for Hspice Full-custom设计流程第一步 How to create netlist for Hspice 基于服务器 Cadence composer 基于PC MicroSim schematics 目标都是生成 Netlist for Hspice C