第07章 时序电路概要1.pptVIP

数字集成电路-电路、系统与设计 时序逻辑 锁存器VS寄存器 锁存器VS寄存器 Latch: 电平敏感 D 锁存器 寄存器: 边沿触发 主从触发器, D 触发器, D 寄存器 锁存器，两种 基于锁存器的设计 触发器时序定义 基于寄存器的设计 时序特征 时序电路设计 寄存器 2-相锁存器 脉冲锁存器 时序定义 最大延迟: 寄存器 最大延迟: : 2-相锁存器 最大延迟: 脉冲锁存器 最小延迟: 寄存器 最小延迟: : 2-相锁存器 最小延迟: 脉冲锁存器 锁存器设计 传输管锁存器 优点 + 小 + 低时钟负载 缺点 Vt 下降 信号不重建 输出端对输入端影响 输出噪声敏感 动态节电 扩散区作为输入输出 锁存器设计 传输门锁存器 + 没有 Vt 下降 - 需要反向时钟 锁存器设计 添加反相器缓冲 + 信号可以重建 + 没有输出端对输入端的影响 + 改进 输出的噪声性能 改进扩散区作为输出 输出反向 锁存器设计 添加三态门反馈 + 静态逻辑 输出端对输入端的驱动影响 锁存器设计 添加输入缓冲 + 改进了输入端 + 不在反向 锁存器设计 输出添加缓冲 + 没有输出对输入的影响 使用最广泛 + 非常稳定 (most important) 面积相当大 速度也相当慢 时钟负载也比较大 锁存器设计 数据通路中常用锁存器 + 小一点, 快一点 - 输入未加缓冲 寄存器设计 寄存器由背靠背的锁存器组成 添加使能端 使能端: en = 0不工作，两种实现方式 Mux: 增加了 D-Q 延迟 Clock Gating: 增加了时钟负载，建立时间 Reset端 将输出强制拉低 同步 vs. 异步 Set / Reset Set 端将输出强制拉高 异步set和reset的寄存器 正反馈: 双稳态 亚稳态 多路开关型锁存器，图7.6 多路开关型锁存器 多路开关型锁存器 主从边沿触发寄存器 主从边沿触发寄存器 图７.１２传输门寄存器的传播延时模拟 建立时间模拟，图７.１１ 图７.１３　减少了时钟负载的静态主从寄存器 非理想的时钟信号 静态ＲＳ触发器－用强信号直接写数据 静态ＲＳ触发器 ＳＲ触发器的尺寸问题 寄存器的存储机理 使动态锁存器称为伪静态 一种对时钟偏差不敏感的方法: C2MOS 对时钟重叠不敏感 真单相钟控寄存器: TSPCＲ 锁存器嵌入逻辑对电路性能的影响 TSPC正沿触发寄存器 脉冲寄存器 基于TSPC的短脉冲锁存器的时序发生电路和寄存器 短脉冲寄存器的建立时间 流水线 采用动态寄存器的两相流水线电路 使用 C2MOS的流水线 举例 NORA CMOS 结构：组合逻辑 + 寄存器 组合逻辑可以是动、静态任意 希望动态组合逻辑和C2MOS寄存器配合工作 动态组合逻辑赋值， C2MOS采样 动态组合逻辑预充电， C2MOS保持 NORA CMOS 模块 NORA CMOS 模块 双 C2MOS 锁存器 双 C2MOS的特点 级间不需要非反相 静、动态可以自由混合 锁存器可以内涵逻辑 锁存器之间可以内插逻辑 非双稳时序电路施密特触发器 用施密特触发器抑制噪声 CMOS施密特触发器 施密特触发器的模拟结果 图7.49另一种CMOS施密特触发器(2) 多谐振荡器电路 输入翻转触发一个单脉冲 单稳触发电路 (基于RC结构) 非稳态多谐振荡器 电流可控反相器型电压控制振荡器(VCO) 差分延时元件和VCＯ拓扑结构 2.5 V X (V) V M 2 V M 1 V in (V) 具有滞环的电压传输特性. 改变PMoS器件Ｍ４的尺寸比的影响。 2.0 1.5 1.0 0.5 0.0 0.0 0.5 1.0 1.5 2.0 2.5 2.5 V x (V) k = 2 k = 3 k = 4 k = 1 V in (V) 2.0 1.5 1.0 0.5 0.0 0.0 0.5 1.0 1.5 2.0 2.5 双稳态多谐振荡器 单稳态多谐振荡器 非稳态多谐振荡器 寄存器，触发器 one-shot 振荡器 S R T V DD In Out A B C R In B Out t V M t 2 t 1 (a) 触发电路 (b) 波形. 0 1 2 N-1 环振 5级环形振荡器的模拟波形 仅用ＮＭＯＳ 不重叠时钟 图７．９　基于主从结构的正边沿触发寄存器 图７.１０　利用多路开关构成的主从正沿寄存器 CLK CLK A B (a) Schematic diagram (b) Overlapping clock pairs X D Q CLK CLK CLK CLK 图７.１５仅用ＮＭＯＳ管的主从寄存器 NOR-based set-reset 图７．１９　基于ＮＯＲ的ＳＲ触发器 Cross-coupled NANDs Added