verilog 模块结构、数据类型、变量和基本运算符.pptVIP

第三章 模块的结构、数据类型、变量和基本运算符;Verilog 模块由两部分组成：端口信息和内部功能。 ;Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口信息： module block1(a, b, c, d ); - 输入/输出说明 ： input a, b, c ; output d ; - 内部信号： wire x; - 功能定义： assign d = a | x ; assign x = ( b ~c ); endmodule ;请在下面的空格中填入适当的符号 使其成为右图的Verilog 模块 ： module block1(a, b, —, —, — ); input —, —, —; —— d, — ; assign d = a | ( b ~c) ; assign e = ( b ~c ); _______;请在下面的空格中填入适当的符号 使其成为右图的Verilog 模块 ： module block1(a, b, c , d, e ); input a, b, c; output d, e ; assign d = a | ( b ~c) ; assign e = ( b ~c ); endmodule;module block (a,b,c); output c; input a,b; ……; endmodule;在Verilog 模块中有三种方法可以生成逻辑电路： - 用 assign 语句(连续赋值语句)： assign cs = ( a0 ~a1 ~a2 ) ; - 用 元件的实例调用： and2 and_inst ( q, a, b); - 用 always 块(过程块)： always @ (posedge clk or posedge clr) begin if (clr) q= 0; else if (en) q= d; end;如在模块中逻辑功能由下面三个语句块组成 ： assign cs = ( a0 ~a1 ~a2 ) ; // -----1 and2 and_inst ( qout, a, b); // -----2 always @ (posedge clk or posedge clr) //-----3 begin if (clr) q= 0; else if (en) q= d; end 三条语句是并行的，它们产生独立的逻辑电路； 而在 always 块中: begin 与 end 之间是顺序执行的。;Verilog模块中的信号;Verilog模块中的信号要点;Verilog中reg与wire的不同点;Verilog中reg与wire的不同点;Verilog中两种不同的赋值语句;Verilog中两种不同的赋值语句;两种不同的赋值语句区别要点;3.2 数据类型及常量和变量;3.2.1 常量;3.2.1 常量;3.2.1 常量;;3.2.2 变量;3.2.2 变量;3.3 运算符及表达式;思考题;思考题;思考题;思考题;思考题;思考题;思考题;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构