5分钟学会CPLD使用-精品教程.pdf

5 分钟学会使用CPLD 当今社会，随着电子行业的发展，大规模集成电路的运用越来越普遍，用CPLD/FPGA 来开发新产品是当前很多实际情况的需求。在此本人结合到自己的所学，利用业余时间草写 了一个简单的使用说明，不要求有丰富经验的大虾来驻足观望，只希望对吾辈刚入门的菜鸟 们起到一个抛砖引玉的作用。由于水平有限，文中错误在所难免，望各位提出宝贵的意见。 1. 首先请准备一套简单的CPLD 原理图。在此我们准备了如下所示的简单一个系统 图。晶体用 10M 的有源晶体，可以在线下载的JTAG 接口。电源用 5 转 3.3V 的电源模块 AS1117 。1 个1K 的排阻。8 个发光管在程序运行时轮流点亮。 2 ．安装XILINX 的集成编译软件ISE5.0 或6.0 。因为ISE 在运行时比较消耗计算机的内存， 所以要求计算机配置符合相关的要求，高一点的配置，不至于在运行时死机。 3 ．准备一小段verilog hdl 编写一段小代码，主要用来验证系统板的正确。 其中也可以用VHDL 来编写，考虑到verilog hdl 比较接近C 语言，对初级学者来说，相对 所花时间较短，上手较快。在此我推荐学verilog hdl 。具体的参考书可以看下面的提示： 第 1 页 4 ．此我们用下面的一小段代码作为范例：其功能是驱动8 个发光管轮流点亮，因为是采用 了 10M 频率晶体的边沿触发，所以速度很快，为了使我们肉眼能够看的清楚其工作的 流程，我们在里面安放了一个计数器，计数器计每次满一次就点亮一个发光管，依次类 推。。。。。。其源程序如下： /* 流水灯的Verilog-HDL 描述 */ module LEDWATER(reset,CLK,LED); input reset, CLK; output [7:0] LED; reg [7:0] LED;//=8b reg [17:0] buffer;//=0; reg exchange; always@(posedge CLK) if(reset==0) //如果复位了就熄灭全部的灯 begin LED=8b1111_1111; buffer=0; exchange=0; end else begin if (exchange==0) begin buffer=(buffer +1); if ( buffer == 17b111111111111111111111111) begin buffer=0; LED=(LED-1); if(LED==8b0000_0000) begin LED=8b1111_1111; exchange=1; end end end if(exchange==1) begin buffer=(buffer +1); if ( buffer == 17b111111111111111111111111) begin buffer=0; LED=(LED1);