第1章EDA技术概述11 EDA技术及其发展.PPT

第1章 EDA技术概述 1.1 EDA技术及其发展 1.1 EDA技术及其发展 1.2　EDA技术实现目标 1.2　EDA技术实现目标 1.3　硬件描述语言Verilog HDL 1.4　其他常用HDL 1.5 HDL综合 1.5 HDL综合 1.5 HDL综合 1.6 自顶向下的设计技术 1.7 EDA技术的优势 1.8 EDA设计流程 1.8 EDA设计流程 1.8 EDA设计流程 1.9　ASIC及其设计流程 1.9　ASIC及其设计流程 1.9　ASIC及其设计流程 1.10 常用EDA工具 1.11 Quartus II概述 1.12 IP核 1.13 EDA技术发展趋势管窥 思考题 * * 1300 1100 1000 900 850 800 Chip size (mm2) 100 64 40 24 16 14 Transistors per cm2 (million) 0.035 0.05 0.07 0.10 0.12 0.14 Transistor gate length (um) 2012 2009 2006 2003 2001 1999 Year A sample of the SIA Roadmap (the Semiconductor Industry Association) EDA（Electronic Design Automation） 20世纪70年代 20世纪80年代 20世纪90年代 21世纪后 9条 双极工艺、MOS工艺得到广泛应用； 可编程逻辑技术及其器件的问世； 计算机技术的发展。 集成电路制作进入CMOS时代 可编程逻辑器件商业化应用，辅助软件使用 80年代末出现FPGA，CAD应用更广泛 硬线描述语言标准化，计算机辅助应用更加广泛 集成电路进入超深亚微米阶段，千万门FPGA问世 低成本大规模ASIC应用 EDA工具 1. 可编程逻辑器件 2. 半定制或全定制ASIC （1）门阵列ASIC （2）标准单元ASIC 3. 混合ASIC （3）全制定ASIC Verilog HDL VHDL SystemVerilog System C VHDL 与Verilog相比，VHDL有下列优势： ● 语法比Verilog严谨，通过EDA工具自动语法检查，易排除许多设计中的疏忽。 ● 有很好的行为级描述能力和一定的系统级描述能力，而Verilog建模时，行为与系统级抽象及相关描述能力不及VHDL。 与Verilog相比，VHDL有下列不足： ● VHDL代码较冗长，在相同逻辑功能描述时，Verilog的代码比VHDL少许多。 ● VHDL对数据类型匹配要求过于严格，初学时会感到不是很方便，编程耗时也较多；而Verilog支持自动类型转换，初学者容易入门。 ● VHDL对版图级、管子级这些较为底层的描述级别，几乎不支持，无法直接作集成电路底层建模。 SystemVerilog System C 从自然语言转换到Verilog HDL语言算法表述 自然语言综合 从算法表述转换到寄存器传输级（Register Transport Level，RTL）表述 行为综合 从RTL级表述转换到逻辑门(包括触发器)的表述 逻辑综合 从逻辑门表示转换到版图级表述(ASIC设计)，或转换到FPGA的配置网表文件， 版图综合或结构综合 （1）大大降低设计成本，缩短设计周期。 （2）有各类库的支持。 （3）简化了设计文档的管理。 （4）日益强大的逻辑设计仿真测试技术。 （5）设计者拥有完全的自主权，再无受制于人之虞。 （6）设计语言标准化，开发工具规范化，设计成果通用性，良好的可移植与可测试性，为系统开发提供了可靠的保证。 （7）能将所有设计环节纳入统一的自顶向下的设计方案中。 （8）整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。 1.8.1 设计输入（原理图/HDL文本编辑） 1. 图形输入 2. HDL文本输入 1.8.2 综合 状态图输入方法、波形图输入方法、原理图输入法 1.8.3 适配 （2）功能仿真 （1）时序仿真 1.8.4 时序仿真与功能仿真 1.8.5 编程下载 1.8.6 硬件测试 1.9.1 ASIC设计简介 1.9.2 ASIC设计一般流程简述 1.10.1 设计输入编辑器 1.10.2 HDL综合器 1.10.3 仿真器 1.10.4 适配器 1.10.5 下