数字逻辑教学课件：第四章 组合逻辑电路.pptVIP

2、一位全加器 要完成一位被加数与加数及低位送来的进位三者相加，产生本位和及向高位的进位，因此该电路有3个输入，2个输出。 设“被加数”，“加数”和低位来的进位分别为Ai, Bi, Ci-1, 本位和与向高位的进位分别为Si, Ci. Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 第一步：建立真值表 第二步：写出最小项之表达式； Si=?m(1, 2, 4, 7) Ci=?m(3, 5, 6, 7) 第三步：化简并转换成适当形式； 1 00 01 11 10 01 AiBi Ci-1 1 1 1 Si AiBi 1 00 01 11 10 01 1 1 1 Ci Ci-1 如果用与非门来实现，则需要9个与非门，3个非门，数量较多。若采用其它门电路，可将输出函数表达式作适当转换。 第四步：画出电路图 Si Ci =1 =1 Ai Ci-1 Bi 用半加器实现: Ci-1 Ai Bi Si Ci CO Σ Ci-1 Si Ci CO Σ Ai Bi CO Σ ?1 用半加器实现的电路图: 逻辑符号: 例如：与非门的时延 一般来说，时延对数字系统是有害的，它会降低系统的工作的速度，还会产生竞争冒险现象。 A B t1 t1+ tpd t2 t2+ tpd F 实际上，电信号从任意一点经过任意路径到达另一点都需要一定时间，我们称之为时间延迟或简称时延。 4.6 组合电路的险象 1 B C A F d g e G1 G2 G3 G4 A F d e g tpd 2 1 由于竞争使得电路产生了暂时错误输出称之为险象。 多个信号经不同路径到达某一点有时间差，称为竞争。 4.9.1 险象的产生 电路在时间1和2出现了竞争，并且输出F在时间2出现了短时的错误，即产生了险象，通常把不产生险象的竞争称为非临界竞争，而把产生险象的竞争称为临界竞争。 注意：竞争和险象是对电路的，而不是针对函数的。 4.9.2 险象的分类 按输入变化前后输出是否相等而分为静态和动态, 按错误输出的极性分为0型和1型。因此有静态0型, 静态1型, 动态0型, 动态1型。 静态0型 动态0型 静态1型 动态1型 输入变化前的输出 输入变化后的输出 4.9.3 险象的判断 有代数法和卡诺图 检查是否存在某个变量X，它同时以原变量和反变量的形式出现在函数表达式中； 一、代数法： 如果上述现象存在，则检查表达式是否可在一定条件下成为X+X或者X?X 的形式，若能则说明与函数表达式对应的电路可能产生险象。 险象。 解：变量A和C具备竞争的条件, 应分别进行检查。 检查C： ? C发生变化时不会产生险象. 检查A： ? 当B=C=1时, A的变化可能使电路产生险象. 二、卡诺图法 当描述电路的逻辑函数为与或式时, 可采用卡诺图来判断是否存在险象。其方法是观察是否存在相切的卡诺图, 若存在则可能产生险象。 因此当B＝D=1，C＝0时，电路可能由于A的变化而产生险象。 00 01 11 10 00 01 11 10 AB CD 1 1 1 1 1 1 1 1 1、利用定理8： 给原函数增加冗余项。 一、用增加冗余项的方法消除险象 在表达式中加上多余的与项或者乘上多余的或项，使原函数不可能在某种条件下 险象。 险象应该消除, 否则会影响电路的工作。 4.9.4 险象的消除 例：用增加冗余项的方法消除电路中的险象。 解：原电路对应的函数表达式为 根据定理8增加冗余项BC，有 1 B C A F d g e G1 G2 G3 G4 当B=C=1进, 函数由F＝A＋A变成了F＝1 B A C 1 F 附加门 2、卡诺图中增加卡诺圈以消除相切. 00 01 11 10 00 01 11 10 AB CD 1 1 1 1 1 1 0 1 0 0 0 1 0 0 0 0 二、增加惯性延时环节. 在电路的输出端连接一个惯性延时环节，通常是RC滤波器。 … 组合电路 x1 x2 xn F F C R F t F t 使用 此方法时要适当选择时间常数(?=RC)，要求?足够大，以便“削平”尖脉冲；但又不能太大，以免使正常的输出发生畸变。 组合电路举例 某产品的工艺流程有6个阶段（A：注入；B：加热；C：加压；D：喷氧，E