CMOS 31 ~ 106 GHz UWB 低杂讯放大器设计.PDF

CMOS 3.1 ~ 10.6 GHz UWB 低雜訊放大器設計 1 2 楊炳章 ，王仕杰 逢甲大學電子工程學系副教授/ 1 ，逢甲大學電子工程學系研究生/ 2 pcyang@.tw 1 ，carter818012@ 2 摘要 Abstract 本篇論文研究方向為超寬頻 Ultra-wideband ，UWB)之低雜訊放大器 This thesis research directions for ( Low-noise amplifier ，LNA ) ，低雜訊放大器 ultra-wideband (Ultra-wideband, UWB) low 須著重在雜訊指數（Noise Figure ）上，並必須 noise amplifier (Low-noise amplifier, LNA), a 符合規範的增益、輸入反射損耗、輸出反射損 low noise amplifier noise figure must be focused 耗、穩定度等，在電路架構上因共閘極組態 on (Noise Figure) on, and must comply with (Common gate ，CG) 比共源極組態 (Common specifications the gain, input return loss, output source ，CS) 在功率消耗 、輸入阻抗、隔絕性 return loss, stable angles, etc., in the circuit 以及頻率響應方面表現極為優異 。共閘極組態 architecture of the gate due to the configuration 可避免寄生電容受到米勒效應產生變動，也能 (Common gate, CG) than the common-source 減少被動元件阻抗隨頻率變化影響輸入阻抗 configuration (Common source, CS) in power 匹配，故本篇論文電路採用 Common Gate And consumption, input impedance, isolating aspects Cascode 為電路基礎設計 。使用 Agilent of performance, and frequency response is Advanced Design System （A.D.S ）模擬工作在 extremely excellent. Total gate configuration can 頻率 3 ‧1~10‧6 GH 下所得成果為增益達到 avoid parasitic capacitance changes produced by Z 19.6~19.7 dB 並擁有良好平坦度，雜訊指數 the Miller effect, but also can reduce the ( NF )介於 3 ~5.2 dB ，輸入反射損耗小於-10 impedance versus frequency passive components dB ，隔離度 -59 dB 。在製程方面採用 TSMC affect input impedance matching, so this paper 0.18μm 1P6M CMOS 製程來完成電路。 uses Common Gate And Cascode circuit to