第4章 常用电路Verilog HDL设计.pdf

EDA 技术与电子工程设计 第4章 常用电路 Verilog HDL 设计 本章我们通过具体实例说明如何用 Verilog HDL 设计一些常用的数字电路，这里我们 给出了 Verilog HDL 描述模型和综合后的原理图。 本章我们还介绍了一些比较复杂的 Verilog HDL 设计的综合实例，这些例子说明了可 综合 Verilog HDL 层次设计的方法。 4.1 常用组合电路模块的设计 4.1.1 简单门电路的描述 1．基本门电路的描述 下面是一个简单的门电路的例子，我们用几种方式对同一个门电路进行了描述。 例 4.1 （1） 调用门原语 module gate1( a, b, c, d, z ); input a, b, c, d; output z; nor( s1, b ); or( s2, a, b ); and( s3, s1, c, d ); nand( z, s2, s3 ); endmodule 如图 4-1 所示是其综合以后的原理图。 图4-1 简单的门电路 （2 ） 用 assign 连续赋值语句描述 102 第4章 常用电路 Verilog HDL 设计 module gate2( a, b, c, d, z ); input a, b, c, d; output z; wire s1, s2, s3; assign s1 = ~b; assign s2 = a|b; assign s3 = s1cd; assign z = ~(s2s3); endmodule 用如下代码描述电路是等效的。 module gate3( a, b, c, d, z ); input a, b, c, d; output z; assign z = ~((a|b)(~bcd)); endmodule 如图 4-2 所示是其综合以后的原理图。 图4-2 简单的门电路 （3 ） 用过程赋值语句描述 module gate4( a, b, c, d, z ); input a, b, c, d; output z; reg z; reg s1, s2, s3; always @( a or b or c or d ) begin s1 = ~b; s2 = a|b; s3 = s1cd; 103 EDA 技术与电子工程设计 z = ~(s2s3); end endmodule 同样，我们还可以用如下代码描述。 module gate5( a, b, c, d, z ); input a, b, c, d; output z; reg z; always @( a or b or c or d ) begin z = ~((a|b)(~bcd)); end endmodule 其综合以后的原理图与图4-2 所示是一样的。 2 ．三态门 下面我们分别用 Verilog HDL 的关键字、assign 语句和过程赋值语句三种方式来描述 一个三态门，该三态门有一个输入端 a、一个输出端 y 和一个控制端 en 。当控制端 en 为 1 （高）时，y = a ；当控制端 en 为 0 （低）时，输出为高阻态。 例 4.2 （1） 用 bufif1 关键字描述的三态门 module tristate1( en, a,