高速adc的低抖动时钟设计来源：电子设计应用作者：赵继勇彭飞引言 .docVIP

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2017-09-06 发布于天津
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高速的低抖动时钟设计来源电子设计应用作者赵继勇彭飞引言是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁其性能在很大程度上决定了接收机的整体性能在转换过程中引入的噪声来源较多主要包括热噪声电源的纹波参考电平的纹波采样时钟抖动引起的相位噪声以及量化错误引起的噪声等除由量化错误引入的噪声不可避免外可以采取许多措施以减小到达前的噪声功率如采用噪声性能较好的放大器合理的电路布局合理设计采样时钟产生电路合理设计的供电以及采用退耦电容等本文主要讨论采样时钟抖动对信噪比性能的影响

高速ADC的低抖动时钟设计来源：电子设计应用? 作者：赵继勇彭飞引言 ????ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC的供电以及采用退耦电容等。本文主要讨论采样时钟抖动对ADC信噪比性能的影响以及低抖动

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