第4课锁存器与触发器文件.pptVIP

4.2.2 D锁存器的基本原理 2. 传输门控D锁存器 图4.8（a）所示是另一种D锁存器的电路结构，多见于CMOS集成电路。它与图4.7（a）所示电路的逻辑功能完全相同，但数据锁存不使用逻辑门控，而是在双稳态电路基础上增加两个传输门TG1和TG2实现的。 4.2.2 D锁存器的基本原理 图4.8 传输门控D锁存器 4.2.2 D锁存器的基本原理 图4.8 传输门控D锁存器 4.2.2 D锁存器的基本原理 电路中，E是锁存使能信号。当E=1时， =0，C=1，TG1导通，TG2断开，输入数据D经G1、G2两个非门，使 ， ，如图4.8（b）所示的简图所示。显然，这时Q端跟随输入信号D的变化。当E=0时， =1，C=0，TG1断开，TG2导通，构成类似双稳态电路，如图4.8（c）所示。由于G1、G2输入端存在的分布电容对逻辑电平有暂短的保持作用，此时，电路将被锁定在E信号由1变0前瞬间D信号所确定的状态。读者可用表4.3来验证图4.8（a）所示电路的逻辑功能。由于逻辑功能完全相同，所以传输门控D锁存器的逻辑符号仍如图4.7（b）所示。 4.2.2 D锁存器的基本原理 例4.3 图4.8（a）所示电路的输入信号D，E的波形如图4.9虚线上边所示，画出 和 输出波形。 解：根据图4.8（b）,（c），每当E=1时，Q端波形跟随D端变化，当E跳变为0时，锁存器保持在跳变前瞬间的状态，可以画出和 波形，如图4.9虚线下边所示。 4.2.2 D锁存器的基本原理 图4.9 例4.3的波形图 4.2.2 D锁存器的基本原理 3. 集成D锁存器简介 图4.10所示为中规模集成的CMOS八D锁存器74HC/HCT373的内部逻辑电路图，其核心电路是8个如图4.8（a）所示的传输门控D锁存器。8个锁存器共用同一对互补的门控信号 和 ，这对门控信号又由锁存使能信号LE驱动。当LE为高电平时允许所有D锁存器动作，更新它们的状态；低电平时则保持8位数据不变。8个D锁存器输出端都带有三态门，当输出三态门使能信号 为低电平时，三态门有效，输出锁存的信号；当 为高电平时，输出处于高阻状态。这种三态输出电路，一方面使锁存器与输出负载得到有效隔离，更重要的是使74HC/HCT373可以方便地应用于微处理机或计算机的总线传输电路。 4.2.2 D锁存器的基本原理 图4.10 74 HC/HCT373八D锁存器的内部逻辑图 4.2.2 D锁存器的基本原理 根据 和 的不同电平，74 HC/HCT373可分为三种工作模式：①使能和读锁存器（传送模式）；②锁存和读锁存器；③锁存和禁止输出。表4.4所示为其功能表。 4.3 触发器 如前所述，D锁存器在使能信号E为逻辑1期间更新状态，在图4.11（a）所示的波形图中以加粗部分表示这个敏感时段。在这期间，它的输出会随输入信号变化，从而使很多时序逻辑功能不能实现。比如我们在后续课程中学到的移位寄存器和计数器。实现这些功能要求存储电路对时钟信号的某一边沿敏感，而在其他时刻保持状态不变，不受输入信号变化的影响。这种在时钟脉冲边沿作用下的状态刷新称为触发，具有这种特性的存储单元电路称为触发器。不同电路结构的触发器对时钟脉冲的敏感边沿可能不同，分为上升沿触发和下降沿触发。一般以CP命名上升沿触发的时钟信号，触发边沿如图4.11（b）波形中的箭头所示；以 命名下降沿触发的时钟信号，触发边沿如图4.11（c）中的箭头所示。 4.3 触发器 图4.11 锁存器与触发器对使能或时钟信号的不同响应 4.3 触发器 在VHDL中，对脉冲电平敏感的锁存器和脉冲边沿敏感的触发器的描述语句是不同的。正因为如此，这里要特别强调锁存器与触发器在概念上的差异。 触发器按照其电路结构的不同，可以分为主从触发器和边沿触发器。无论是哪种电路结构，触发器按照其逻辑功能的不同，主要有RS型触发器、JK型触发器、D型触发器和T型触发器等。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。例如JK触发器既有主从JK触发器，也有边沿JK触发器。每一种逻辑功能的触发器都可以通过增加门电路和适当的外部连线转换为其他功能的触发器。 本节将分别介绍RS型触发器，JK型触发器和D型触发器的工作原理，以及所实现的不同的逻辑功能。 4.3.1 RS型触发器的基本原理 1. RS型触发器 （1）定义 在时钟脉冲操作下，根据输入信号R、S的取值不同，凡是具有置0、置1和保持功能的电路，都叫