高速密码专用芯片分析与设计.pdfVIP

摘 要 目前国内密码系统的实施中，密码核心算法的实现基本上是在数字信号处理 器(DSP)和嵌入式单片机(8051等)上以软件方式实现的。随着高速宽带网络 的发展，对密码实旅的安全性和处理速度都提出了更高的要求。这使得密码专用 芯片的研究成为信息安全领域的一个关键性课题。 本文是在参加“十五”863计划项目《密码算法标准研究及其关键芯片集 成技术》和国家商用密码分组算法、HASH算法标准研制项目的过程中，对密码 专用芯片的设计理论和技术进行了研究，在具体工作的基础上形成的。 本文主要探讨密码芯片的设计理论和技术，重点内容是密码芯片的性能优化 以及AES芯片、RSA大整数模乘的快速硬件实现。在芯片的性能优化方面，论 述了流水线并行设计的要点，电路描述的优化，以及芯片设计的流程。针对对称 算法和公钥算法两种类型，分别以AES和RSA为例进行实现分析和优化。在 AES芯片设计部分，给出了GF(2”)域上运算的快速硬件实现和分组对称芯片的 模块结构；在RSA硬件设计部分，提出大整数模乘器CIOS算法的～种采用并 行流水线的快速硬件设计，并对FIOS方法中乘法运算的快速并行进行了分析。 第一章：概述密码芯片的设计理论与方法。简述ASICFPGA芯片的设计、 VHDL以及“Top—down”的芯片设计流程，并且讨论了密码芯片设计的特点。 第二章：分组算法AES芯片设计。采用对称密码算法芯片的迭代结构，给 出了GF(2“)域上字节运算、多项式运算的快速硬件实现方法和电路结构，分析了 AES芯片密钥实时调度结构的可行性，设计了AES芯片的模块结构。 第三章：密码芯片的性能优化，论述密码芯片的优化设计方法。首先提出密 码芯片性能评价的指标，阐述了密码芯片多层次优化的方法；然后以AES芯片 为例，分析了并行处理以及各种流水线技术的设计要点，讨论了芯片设计中 基础上，对采用不同设计方法的AES芯片的性能进行了分析。 第四章，公钥密码芯片设计。首先提出了公钥密码实现中的闷题，即大整数 模乘运算的实现是公钥密码芯片设计的核心；针对RSA算法，提出了Montgomery 模乘算法的CIOS方法的一种新的快速硬件并行实现，其中采用了加法与乘法并 行运算以及多级流水线技术以提高性能；提出FIOS算法快速硬件实现中乘法并 行的可行性，可以较大地减少乘法运算时间(整个FIOS算法需要计算(2s2+s)次 乘法，两个乘法的并行能够减少(s2-s)次乘法的运算时间)，显著提高模乘器的性 能；另外，也简要介绍了模幂运算的二进制窗口法，设计了芯片的模块结构。 最后，对密码专用芯片理论和技术的发展前景进行了展望，提出了下一步的 研究目标。 关键字：密码芯片，AES算法，并行与流水线，RSA算法，Montgomery模乘 ANDDESI GN l PSRESEARCH CRYPTO-CH HI GH—SPEED Graduate Fanyu Student：Kong Tutor：Prof．Li Daxing ABSTRACT Inour are onDSP mainlyimplemented algorithms domestic，cryptographic or 1 insoftware and are securityspeed ARM，805