实例教学三 D触发器 CPLD FPGA可编程逻辑器件.pptVIP

D触发器的设计 桂林师范高等专科学校 羊日飞 时序逻辑电路 数字逻辑电路分为两大类： 组合逻辑电路：任一时刻的输出仅与当时的输入有关。 时序逻辑电路：任一时刻的输出不仅取决于当时的输入，而且还取决于电路以前的输入。 时序逻辑电路的结构框图 由组合逻辑电路和存储电路构成； 输出是输入及输出前一个时刻的状态的函数。 D触发器（D Filp-Flop） D触发器的应用 D触发器广泛应用于数据锁存、计数、分频、接口等电路中。 D触发器集成电路74HC74 D触发器集成电路74HC74时序图分析 D触发器的VHDL代码编写——库引用 引用IEEE库 引用IEEE库中的std_logic_1164程序包 D触发器的VHDL代码编写——实体 D触发器电路的外特性： 有1个数据输入端 d；有一个时钟脉冲信号输入端clk；还有2个数据输出端q和nq。 实体: dff 数据输入端口：d 时钟脉冲信号输入端口：clk 输出端口：q、qb D触发器的VHDL代码编写——结构体 D触发器的 行为/功能描述 输入信号和输出信号之间有怎样的逻辑关系？如何描述？ D触发器的VHDL代码编写——结构体 描述行为时往往具有顺序性,所以我们常使用VHDL语言中的顺序语句。 所有的顺序代码必须放在进程（process）或子程序中 VHDL语法 时钟信号的描述 以时钟进程的形式：时钟信号作为敏感信