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2015 年短学期 电子课程设计报告 课 题： 数字频率计 指导老师： 2015 年8 月 小组成员及内容分工 学号 姓名 年级 专业班级 完成的主要内容 学号 姓名 年级 专业班级 完成的主要内容 第1 部分 设计目的与要求 1.1 设计目的 数字频率计也称电子计数器，它是数字电路中的一个典型应用。实际的硬 件设计用到的器件较多，连线比较复杂，而且会产生延时现象，造成测量误差 大、可靠性差。本设计基于FPGA，使用Verilog HDL 语言编程，将使整个系统 大大简化，提高整体的性能和可靠性。 数字频率计实际上就是脉冲计数器，即计量在单位时间里（如 1s）所统计 的脉冲个数。它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有 周期特性的信号的频率，而且还可以测量它们的周期。经过改装，可以测量脉 冲宽度，做成数字式脉宽测量仪；可以测量电容做成数字式电容测量仪；在电 路中增加传感器，还可以做成数字脉搏仪、计价器等，因此数字频率计在测量 物理方面应用广泛。 1.2 设计要求 设计一个4 位十进制数字式频率计，最大测量范围为10MHz。量程分10kHz、 100kHz、1MHz 和10MHz 四档(最大读数分别为9．999kHz、99．99kHz、999.9kHz、 9999.kHz). 当读数大于9999 时，频率计处于超量程状态，下一次测量时，量程自动增 大一档，小数点位置随量程变更自动移位。 采用记忆显示方式，即计数过程中不显示数据，待计数过程结束以后，显 示计数结果,将此显示结果保持到下一次计数结束。显示时间应不小于 1s。 第2 部分 需求分析 2.1 系统功能模块 频率计整体结构框架如下图所示 其中基准时钟采用FPGA 内部的50MHz 时钟信号，复位信号为按键控制，被 测信号由基于TL714 的迟滞型电压比较器转换为方波再经74LS00消除高频失真 后送入FPGA，数码显示部分采用4 位共阴数码管。 2.2 主控电路时序 主控电路时序如下图所示 被测信号 时基信号 （HOLD/0.5Hz 计数允许 锁存/显示允许 计数器清零 LATCH CLLR 一个测量周期 2.3 FPGA 内部模块 2.3.1 时钟分频器 此模块用于产生频率测量所需的 1Hz 时钟信号和数码管动态扫描所需的 1kHz 时钟信号。实验室所用的FPGA 核心板内建了一个50MHz 的标准时钟，并 且固定连接到了 P17，可将之作为系统时钟，并通过分频得到所需的各种时钟 信号。在整个频率计中将用到频率为1Hz 的闸门信号，以及频率为1kHz 的数码 管动态扫描信号。我们在此模块分频产生1Hz、1KHz 两个分频信号。分频采用 2 个计数器来实现，当计到一定数值时输出的分频信号翻转，最后分别获得 2 个分频输出。 2.3.2 时序控制器 此模块用于产生测量的时序控制信号，包括计数器使能信号 （图中 cnt_en）、计数器清零信号 （图中clr）、锁存器写入信号（图中load），时序如 下图。将频率为 1Hz 的时钟信号（图中clk）输入，进行二分频，得到高、低 电平时间分别为1 秒的时钟信号，作为计数器使能信号。将计数器使能信号取 反，作为锁存器写入信号 （上升沿敏感）。在计数器使能信号低电平时间的后半 部分产生一个计数器清零信号。 2.3.3 基本计数器 此模块为4 位10 进制计数器，使用8421BCD 码计