营销2014北航_Verilog_05_复杂数字电路设计.pptVIP

* * 锁存器电路建模时，用非阻塞赋值；（逻辑上是安全的） * P——部分和 S——和 Ci AB都是1，或者AB中有一个是1，而进位值为1。 右边的电路图的实现，虽然在设计上用了中间项，作了递推的列式，实际上还是用 CO=!(!A!B+!A!CI+!B!CI)这样理解比较简单。 * * * * 同步块——时序逻辑的同步部分 敏感表一般是电平 组合块——时序逻辑的组合部分 敏感表一般是边沿 同步块 和 组合块 的定义不要死抠 * * * * * * 一个输出，一个输入 * 故意通过这一段代码生成寄存器 * * * * * * * * * * * * * * 闪电符号，可行不推荐 * * * * * * ^组合逻辑 * * * 5.2 寄存器与数据流动 数据流动控制 q d q d q d q d q d q d q d q d q d q d q d q d clock 开关S1 开关S2 组合逻辑 组合逻辑 寄存器A 寄存器B 寄存器C 北航· 电子信息工程学院 * 5.2 寄存器与数据流动 数据流动控制 clock 开关S5 寄存器C q d 开关S6 开关S3 寄存器B q d 开关S4 开关S1 寄存器A q d 开关S2 生成与时钟精 确配合的开关 时序是计算逻 辑的核心。 前提：确定下一个状态所用的组合电路的延迟与时钟到各触发器的差值必须小于一个时钟周期的宽度。 北航· 电子信息工程学院 * 5.3 流水线设计 概念： 把规模较大、层次较多的组合逻辑电路分成几个级，在每一级插入寄存器并暂存中间数据。 K级的流水线就是从组合逻辑的输入到输出恰好有K各寄存器组，上一级的输出是下一级的输入而又无反馈的电路。 好处：提高数据处理的吞吐量。 资源：性能的提高是以消耗更多的寄存器资源为代价的。 北航· 电子信息工程学院 * 5.3 流水线设计 简单例子 延迟：max(max(T1,T3)+Tco, (T2+Tco)) Tco: 寄存器触发时间 延迟：max(T1,T3)+T2 提示：本例流水线需要两个时钟周期来获取第一个计算结果，而只需要一个时钟周期来获取随后的结果。 首次延迟：采用流水线技术获取第一个稳定计算结果需要的时间总量。 吞吐延迟：执行一次重复操作需要的时间总量。 对于具体硬件参数， Tco一般要比器件传输延迟T1 、T2等小得多。 北航· 电子信息工程学院 * 5.3 流水线设计 全加器 采用流水线设计可以提高加法器吞吐量 提示： 空间换时间！ 如何理解？ 北航· 电子信息工程学院 * 5.4 阻塞与非阻塞 阻塞 V.S. 非阻塞 阻塞赋值“=”：赋值时先计算等号右手方向的值，赋值语句不允许任何别的Verilog语句干扰，直到现行赋值操作完成；排序不当的阻塞式赋值操作会出现竞争情况。 非阻塞赋值“=”：赋值时先计算等号右手方向的值，但过程块退出才一次更新左手值，在计算右手值和更新左手值期间，允许其他Verilog语句同时进行表达式计算。非阻塞赋值操作只能用于对寄存器类型变量进行赋值 。 北航· 电子信息工程学院 * 5.4 阻塞与非阻塞 阻塞 V.S. 非阻塞 阻塞赋值“=” module fboscl(y1,y2,clk,rst); output y1,y2; input clk,rst; reg y1,y2; always@ (posedge clk or posedge rst) if(rst) y1=0; else y1 = y2; always@ (posedge clk or posedge rst) if(rst) y2=1; else y2 = y1; endmodule 假设复位信号已从1到0，考虑第一个clk上升沿到达时y1和y2的取值情况。 情况一：考虑第一个always语句clk早到几个ps y1=1;  y2=1; 情况二：考虑第二个always语句clk早到几个ps y1=0;  y2=0; y1和y2的取值情况互相矛盾，不稳定，存在竞争现象。 北航· 电子信息工程学院 * 5.4 阻塞与非阻塞 阻塞 V.S. 非阻塞 阻塞赋值“=” module fboscl(y1,y2,clk,rst); output y1,y2; input clk,rst; reg y1,y2; always@ (posedge clk or