可编程逻辑器件实验讲义11个.doc.docVIP

可 编 程 逻 辑 器 件 实 验 讲 义  目 录 实验一 QuartusⅡ软件及EDA实验平台介绍 1 实验二 QuartusⅡ文本设计输入 4 实验三 QuartusⅡ混合设计输入 5 实验四 D、T触发器 7 实验五 十六进制数码管显示 8 实验六 3-8译码器设计 10 实验七 计数器的设计 12 实验八 数控分频器的设计 13 实验九 锁存器的设计 14 实验十 4选1多路选择器 19 实验十一 循环彩灯控制器的设计 21 实验一 QuartusⅡ软件及EDA实验平台介绍 （1）实验目的：熟悉QuartusⅡ软件的使用，学习其操作过程及仿真过程。 （2）实验内容：学习使用QuartusⅡ对程序进行编辑输入、编译及仿真。 1、打开QuartusII软件。 2、选择路径。选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。 3、添加设计文件。将设计文件加入工程中。单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（.VHDL ,.Verilog原理图等）。如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。 4、选择FPGA器件。Family选择Cyclone，Available device选EPC12Q240C8,点击“Next”。 5、选择外部综合器、仿真器和时序分析器。Quartus II支持外部工具，可通过选中来指定工具的路径。这里我们不做选择，默认使用Quartus II自带的工具。 6、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。 7、建立。File”?“New…”。 8、添加文件到工程中。选择File/Save，选择和工程相同的文件名。点击“保存”，文件就被添加进工程当中。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity adder4b is port(clr,cin: in std_logic; a,b: in std_logic_vector(3 downto 0); s: out std_logic_vector(3 downto 0); cout:out std_logic); end adder4b; architecture art of adder4b is signal sint:std_logic_vector(4 downto 0); signal aa,bb:std_logic_vector(4 downto 0); begin aa=0a; bb=0b; sint=aa+bb+cin; s=sint(3 downto 0); cout=sint(4); end art; 9、编译。选择Processing/Start/Start AnalysisSynthesis，进行综合。功能仿真验证从菜单File-New中选择创建Vector Waveform File 在新的波形文件中选入需要验证的引脚，通过在左边窗栏理点击鼠标右键，选Insert Node or Bus .. , 在打开的对话框中点击List, 选择所要观察的信号引脚，设置引脚的信号值， 如下图所示。点击保存Save. 在Settings对话框中，选中Simulator Settings选择页，设置Function类型仿真，并将新创建的波形文件当作仿真输入，如下图所示： 设置完毕之后，点击Processing -Generate Functional Simulator NetList, 生产网表文件之后，点击Start Simulator，进行功能仿真，然后验证逻辑功能是否正确。实验二 QuartusⅡ文本设计输入 （1）实验目的： ①熟悉QuartusⅡ软件的使用及仿真过程； ②掌握操作符的逻辑运算关系及数据类型，熟悉VHDL文本输入法。 （2）实验内容： 使用VHDL文本输入法完成基本门的设计，学习使用QuartusⅡ对程序进行编辑输入、编译及仿真。 library ieee; use iee.std_logic_1164.all; entity jbm is port(a,b: in bit; f1,f2,f3,f4,f5,f: out bit); end jbm; ar