基于VHDL的8位二进制乘法电路程序.doc.docVIP

8位二进制乘法电路 采用移位相加的方法例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别10010011,其计算过程如下： ①右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。 ②加法器模块：这是一个8位加法器，进行操作数的加法运算。 ③1位乘法器模块：完成8位与1位的乘法运算。 ④锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。 按照上述算法，可以得到下图所示之框图和简单流程图。图中8位移位寄存器reg_8存放乘数a，从a的最低位开始，每次从reg_8中移出一位，送至1×8位乘法器multi_1中，同时将被乘数加至multi_1中，进行乘法运算，运算的结果再送至8位加法器adder_8中，同时取出16位移位寄存器reg_16的高8位与之进行相加，相加后结果即部分积存入reg_16中，进行移位后并保存。这样经过8次对乘数a的移位操作，所以的部分积已全加至reg_16中，此时锁存器reg_16存放的值即所要求的积。 （1）8位移位寄存器reg_8的设计 8位移位寄存器是在时钟（r8_clkevent and r8_clk=1）信号作用下，当r8_load=1时，将8位乘数加载进入；而当r8_load=0时，对数据进行移位操作，同时定义一个信号reg8用来装载新数据及移位后的操作数，完成这些操作后，寄存器的最低位reg8(0)传送给r8_out输出。 元件实体原理图如右图： 该模块元件的程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity reg_8 is --实体描述 port(r8_clk,r8_load:in std_logic; r8_in:in std_logic_vector(7 downto 0); r8_out:out std_logic); end reg_8; architecture arc_reg_8 of reg_8 is --结构体描述 signal reg8:std_logic_vector(7 downto 0); --定义信号变量 begin process(r8_clk,r8_load) begin if r8_clkevent and r8_clk=1 then --时钟上升沿到来 if r8_load=1 then --锁存新数据 reg8=r8_in; else reg8(6 downto 0)=reg8(7 downto 1); --数据右移 end if; end if; end process; r8_out=reg8(0); --输出最低位 end arc_reg_8; 仿真波形图如下： （2）8位加法器adder_8的设计 I）该加法器由两个四位二进制加法器组成。其中设计四位二进制加法器时，为了避免加法运算时产生溢出，故定义了三个信号量ss,aa,bb,将加数a4_a，a4_b分别与0连接后赋值给aa,bb，形成5位二进制数，然后aa，bb与进位位a4_in相加赋值给ss，最后将ss的低四位赋值给和a4_s，同时将ss的最高位送给a4_out输出。 元件实体原理图如右图： 其程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity adder_4 is --实体描述 port(a4_in :in std_logic; a4_a,a4_b:in std_logic_vector(3 downto 0); a4_s:out std_logic_vector(3 downto 0); a4_out:out std_logic); end adder_4; architecture arc_adder_4 of adder_4 is --结构体描述 signal ss:std_logic