VerilogHDL讲座第5讲典型基本逻辑路的VerilogHDL描述.pdfVIP

技术讲座 Verilog-HDL讲座 责任编辑电子信箱：sunnie@ 第五讲 典型基本逻辑路的Verilog-HDL描述 太原理工大学 常晓明 李媛媛 本讲列举几个典型又简单的基本 (/SEL·A)+(SEL·B)。 是否满足，然后根据判定的结果 （真或 逻辑电路的Verilog-HDL描述。 endmodule 模块结束 假）来执行所给出的两种操作之一。// 需要说明，仅有本讲的知识还不能具备用 Verilog-HDL描述逻辑电路和系统的基 例2使用case语句的2-1MUX 例3使用if_else语句的2-1MUX 本功，但却可以通过它们了解Verilog-/* 2-1 SELECTOR */ HDL描述逻辑电路的过程和方法。 module SEL (A, B, SEL, F); / /模块名及参数定义，范围至 / /模块名及参数定义，范围至 5.1数据选择器 endmodule。 endmodule。 数据选择器又称为多路开关，简称 MUX（Multiplexer）。它的逻辑功能是 input A, B, SEL;输入端口定义 // 在地址选择信号SEL的控制下，从多路 输入端口定义 输入(A、B...)数据中选择某一路数据作 output输出端口定义F; //输出端口定义 为输出，一个2-1数据选择器的逻辑电 路如图1所示，有关A、B及SEL的解释 assign F = SEL2_1_FUNC 读者还可参考有关书籍(1)。 ( A, B, SEL );用assign语句实 //( A, B, SEL );用assign语句实// 现function函数调用 现function函数调用 function SEL2_1_FUNC; // / / function函数及函数名，至endfunctionfunction函数及函数名，至 为止。 为止。 图 1 2-1数据选择器的逻辑电路 input A, B, SEL; // 输入端口定义 输入端口定义 例1 2-1 MUX的Verilog-HDL描述 case ( SEL ) // /* 2-1 SELECTOR */ case语句，至于endcase为止。 module SEL ( A, B, SEL, F 0: SEL2_1_FUNC = A; //if语句，与else配合使用。 ); 模块名及端口参数，// 范围 功能：SEL=0时，返回A。 至endmodule。 1: SEL2_1_FUNC = B; //如果SEL= 0，则返回A。 input A, B, SEL; // 功能：SEL=1时，返回B。 else 相呼应//if 输入端口定义 endcase语句结束//case o