华东理工大学VerilogHDL中级篇EDA2程序.ppt

华东理工大学 East China University of Science And Technology 华东理工大学 East China University of Science And Technology 第二讲 如何编写和验证简单 的纯组合逻辑模块 数字逻辑系统设计是一个非常细致、严密和费时的复杂过程，做这项工作的人员必须具有极其认真负责的工作态度、敏捷的头脑、顽强的毅力和细致踏实的作风 2.1 加法器 在数字电路课程里我们已学习过一位的加法电路，即全 加器。它的真值表很容易写出，电路结构也很简单仅由几个 与门和非门组成。 表2.2.1 一位全加器的真值表 表中Xi 、Yi 表示两个加数，Si 表示和，Ci -1 表示来自低位的进位、Ci 表示向高位的进位。从真值表很容易写出逻辑表达式如下： Ci = Xi Yi + Yi Ci -1 + Xi Ci - 1 Si = Xi Ci + Yi Ci + Ci - 1 Ci + Xi Yi Ci - 1 2.1 加法器 用Verilog HDL 来描述加法器是相当容易的，只需要把运 算表达式写出就可以了。 module add_4( X, Y, sum, C);