华东理工大学VerilogHDL中级篇EDA2程序.ppt

华东理工大学 East China University of Science And Technology 华东理工大学 East China University of Science And Technology 第二讲 如何编写和验证简单 的纯组合逻辑模块 数字逻辑系统设计是一个非常细致、严密和费时的复杂过程，做这项工作的人员必须具有极其认真负责的工作态度、敏捷的头脑、顽强的毅力和细致踏实的作风 2.1 加法器 在数字电路课程里我们已学习过一位的加法电路，即全 加器。它的真值表很容易写出，电路结构也很简单仅由几个 与门和非门组成。 表2.2.1 一位全加器的真值表 表中Xi 、Yi 表示两个加数，Si 表示和，Ci -1 表示来自低位的进位、Ci 表示向高位的进位。从真值表很容易写出逻辑表达式如下： Ci = Xi Yi + Yi Ci -1 + Xi Ci - 1 Si = Xi Ci + Yi Ci + Ci - 1 Ci + Xi Yi Ci - 1 2.1 加法器 用Verilog HDL 来描述加法器是相当容易的，只需要把运 算表达式写出就可以了。 module add_4( X, Y, sum, C); input [3 : 0] X, Y; output [3: 0] sum; output C; assign {C, Sum } = X + Y; endmodule 在数字信号处理的快速运算电路中常常用到多位数字量的加法运算，这时需要用到并行加法器。并行加法器比串行加法器快得多，电路结构也不太复杂。 2.1 加法器 而16 位加法器只需要扩大位数即可： module add_16( X, Y, sum, C); input [15 : 0] X, Y; output [15 : 0] sum; output C; assign {C, Sum } = X + Y; endmodule 这样设计的加法器在行为仿真时是没有延时的。借助综 合器，可以根据以上Verilog HDL源代码自动将其综合成典 型的加法器电路结构。 2.2 乘法器 则X 和Y 的乘积Z 有2n 位，并且式中YiX 称为 部分积，记为P i，显然，两个一位二进制数相乘遵 循如下规则: 0×0=0; 0×1=0; 1×0=0; 1×1=1 因此YiXj 可用一个与门实现，记Pi.j = Yi Xj 设两个n 位二进制正数X 和Y： X : Xn-1···X1 X0 Y : Yn-1··· Y1Y0 2.2 乘法器 图2.2.3 逐位进位并行乘法器 快速乘法器常采用网格形式的迭带阵列结构，图 2.2.3 示出两个四位二进制数相乘的结构图。 2.2 乘法器 图2.2.5 进位节省乘法器 为了提高乘法运算速度可以改为图5.5 所示的进位节省乘法器（Carry-Save Multiplier） 2.2 乘法器 用Verilog HDL 来描述乘法器是相当容易的，只需要把运算表达式 写出就可以了 module mult_4( X, Y, Product); input [3 : 0] X, Y; output [7 : 0] Product; assign Product = X * Y; endmodule 而8 位乘法器只需要扩大位数即可 module mult_8( X, Y, Product); input [7 : 0] X, Y; output [15 : 0] Product; assign Product = X * Y; endmodule