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电子发烧友 电子技术论坛 利用 Catapult LB 创建高层次综合工艺库 中芯国际集成电路制造有限公司设计服务处 夏克国 [摘要] 随着半导体制造工艺的持续缩小，在90 纳米及以下的工艺中，时序、面积、 功耗以及可制造性的问题都日趋复杂。设计者希望在电子系统级 (ESL) 设计阶 段，就能知道他们的设计在目标工艺下能否达到预期要求。Mentor Graphics 公司 的Catapult Library Builder( 以下简称Catapult LB)，可以帮助半导体供应商提取高 层次综合(high level synthesis)所需要的工艺库。该工艺库能让客户把C/C++设计 直接映射到特定的半导体工艺库，进行性能和面积的预估分析，尽早对设计进行 优化和检验，增加设计成功的机会，同时该工艺库的建立也有利于半导体代工厂 商对新的先进工艺的推广。本文以中芯国际集成电路制造有限公司(SMIC) 90 纳 米的逻辑工艺库为例，介绍如何使用Catapult LB 为半导体供应商的特定工艺建 库，帮助客户实现从C/C++到GDSII 的先进设计流程。文章首先介绍Catapult LB 的建库流程，然后介绍Catapult LB 针对ASIC 工艺库不同的元件如标准单元、 存储单元等建库的具体方法，最后介绍如何验证元件库并加快建库过程。 一、概述 随着当代科技的发展，人们需要能支持无线宽带通信、日趋复杂的多媒体功 能和海量存储的电子产品。这就要求电子工程师们设计出日益强大的系统级芯片 （SOC）来满足这些需求。而随着芯片设计复杂度的不断增加，传统的人工编写 并验证 RTL 代码所需的时间变得越来越长，容易引入各种错误；而且使用人工 方法无法尝试所有可能的微架构和接口设计，无法得到面积和速度都最佳的设 计。Mentor 公司的Catapult C 综合工具能很好的解决该问题，利用非定时的ANSI C++语言和ASIC 供应商提供的工艺元件库，设计者能进行自动高层次综合，生 成高品质RTL 代码，速度最快可达到人工方式的20 倍。这些优点特别适合那些 需要快速开发新一代复杂设计的客户，特别是从事开发下一代运算密集型应用的 ASIC ，例如无线通讯、图象处理和高清数字电视等。 电子发烧友 电子技术论坛 半导体制造工艺的持续缩小，使得时序、面积和功耗的问题都比以前复杂得 多，特别是在90 纳米及以下的工艺中，需要在设计的最前端对硬件设计架构能 否在特定工艺条件下得到最好的实现加以评估和优化。使用Catapult LB 为ASIC 供应商的特定工艺建立高层次综合所需要的元件库，从而可以让ASIC 供应商、 半导体代工厂商能在他们的标准ASIC 设计套件(Design Kit) 中提供能高层次综合 设计套件，把设计流程从RTL 提升到 C/C++ 。高级综合工具必须为目标工艺和 RTL 综合工具的关键值建立精确模型，让设计人员在各种微架构之间做出有效 的取舍。利用Catapult LB 工具，可以从带有特定工艺库的后续RTL 综合工具里 收集详细的特性数据，使得Catapult 综合器能够准确分配硬件资源，迅速提供精 确的面积、延时和吞吐量评估，不必花费许多时间和精力去执行整个RTL 综合， 结果是在更少时间内得到更高品质的设计。通过这种方法把设计的物理实现特征 带到最前端的系统级代码设计C/C++ 中，能从源头上消除系统隐患，找到最佳实 现方案，降低设计失败风险。 二、元件库特征提取流程 Catapult LB 是一个单独的工具，提供了一个易用直观的环境，用于产生和 分析Catapult 综合所需用的元件库。这些元件库包含特定工艺下的运算单元库和 IP 库。特定工艺下的运算单元也称为标准元件，例如加法器、乘法器等，用于 为 Catapult 综合提供算法实现。Catapult LB 通过调用下游综合工具如 Design Compiler、Blast Create 得到这些运算单元在特定工艺下的时序和面积方面的数 据，也称为提取特征参数(Characterization) 。因为这些运算单元的特征参数提取 是基于特定的目标工艺，所以Catapult 综合器可以使用它们来有效地构建您的算 法，并得到可预见的时序收敛。 当使用Synopsys 公司的Design Com