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EDA工具软件使用初步 及硬件描述语言入门; 什么是EDA技术 　　EDA(Electronic Design Automation); EDA技术包含三个方面 　　EDA(Electronic Design Automation);EDA设计流程 ;EDA软件QuartusII 简介 ;设计流程;什么是VHDL？;VHDL的功能和标准;【例5-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ;;2选1多路选择器的VHDL描述;2选1多路选择器的VHDL描述;2选1多路选择器的VHDL描述;VHDL相关语句说明;VHDL相关语句说明;VHDL相关语句说明;VHDL相关语句说明;顺序条件语句IF语句;8线-3线优先编码器真值表 输 入 输 出 din0 din1 din2 din3 din4 din5 din6 din7 output0 output1 output2 x x x x x x x 0 0 0 0 x x x x x x 0 1 1 0 0 x x x x x 0 1 1 0 1 0 x x x x 0 1 1 1 1 1 0 x x x 0 1 1 1 1 0 0 1 x x 0 1 1 1 1 1 1 0 1 x 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 注：表中的“x”为任意，类似VHDL中的“－”值。;1位二进制全加器的VHDL设计;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder I BEGIN so = (a OR b)AND(a NAND b); co = NOT( a NAND b); END ARCHITECTURE fh1; ;半加器描述和CASE语句;2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR; 半加器描述和CASE语句; LIBRARY IEEE; --半加器描述(2) USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN abc = a b ; PROCESS(abc) BEGIN CASE abc IS