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实验名称： 实验三 七段数码显示电路 学院： 信息工程学院 专业： 计算机科学与技术 年级： 2011级 小组成员1： 徐志鹏 学号： 1111050337 职责： 全职 小组成员2： 学号： 职责： 小组成员3： 学号： 职责： 实验时间： 2014年 4 月17 日 实验类型： 设计性 实验地点： xx-409 成绩： 指导教师签字： 实验报告基本内容要求：一、实验目的和要求；二、实验内容和原理；三、主要仪器设备；四、操作方法与实验步骤；五、实验数据记录和处理；六、实验结果与分析；七、讨论、心得 一、实验目的和要求 1.掌握七段数码显示器设计； 2.掌握VHDL的CASE语句应用； 3.掌握元件例化； 4.掌握七段数码显示电路设计应用。 二、实验内容和原理 1.七段数码显示译码器设计 0~9、A、B、C、D、E、F译码显示 七段数码显示译码 CASE语句应用 2.七段数码显示电路设计应用 一位七段数码显示电路设计 多位七段数码显示电路设计 三、主要仪器设备 1.PC 2.Modelsim，ISE 四、操作方法与实验步骤 实验数据记录和处理 1位七段数码管综合 译码器： library ieee; use ieee.std_logic_1164.all; entity yima is port( a:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0)); end yima; architecture behav1 of yima is begin process(a) begin case a is when0000 = q = 0111111; when0001 = q = 0000110; when0010 = q = 1011011; when0011 = q = 1001111; when0100 = q = 1100110; when0101 = q = 1101101; when0110 = q = 1111101; when0111 = q = 0000111; when1000 = q = 1111111; when1001 = q = 1101111; when others =q= 0111111; end case; end process; end behav1; 计数器： library ieee; use ieee.std_logic_1164.all; USE ieee.STD_LOGIC_ARITH.ALL; USE ieee.STD_LOGIC_UNSIGNED.ALL; entity mo10 is port(clk:in std_logic; ret:in std_logic; q2:out std_logic_vector(3 downto 0)); end mo10; architecture behav of mo10 is signal q1:std_logic_vector(3 downto 0); begin process(clk,ret) begin if(ret=0) then q1=0000; elsif rising_edge(clk) then if(q1=1001) then