FPGA CPLD中的时钟设计.pdfVIP

FPGA/CPLD 数字电路设计经验 技术交流讲义 2.6 FPGA/CPLD 中的时钟设计 无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成 功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的 偏差情况下将导致错误的行为，并且调试困难、花销很大。在设计 FPGA/CPLD 时通常采用 几种时钟类型。时钟可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式 时钟。多时钟系统能够包括上述四种时钟类型的任意组合。 无论采用何种方式，电路中真实的时钟树也无法达到假定的理想时钟，因此我们必须依 据理想时钟，建立一个实际工作时钟模型来分析电路，这样才可以使得电路的实际工作效果 和预期的一样。在实际的时钟模型中，我们要考虑时钟树传播中的偏斜、跳变和绝对垂直的 偏差以及其它一些不确定因素。 对于寄存器而言，当时钟工作沿到来时它的数据端应该已经稳定，这样才能保证时钟工 作沿采样到数据的正确性，这段数据的预备时间我们称之为建立时间 （setup time ）。数据同 网络 延迟 网络 实际时 理想 理想 实际时 延迟 钟沿 跳变 网络 跳变 钟沿 延迟 setup hold 有效工作区 图 5 工作时钟模型 样应该在时钟工作沿过去后保持一段时间，这段时间称为保持时间（hold time ）。因此具体 的时钟如图 5 所示。其中网络延迟是指时钟的传播延时以及因为跳变不垂直等效的偏差，在 此基础上考虑一些不确定因素实际的工作时钟沿如图中所示。保持时间 （hold ）和建立时间 （setup ）都是相对于实际时钟跳变而言的。因此在确定电路时序时，必须要考虑到这些因 素，使得建立时间和保持时间符合要求。 为了使电路正常工作，建立时间和保持时间应该分别满足： t +t t +t hold skew clock _ Q _ min log ic _ min t t +t +t +t clock clock _ Q _ max log ic _ max setup skew 其中t 是时钟沿变化到数据输出端变化的最慢变化情况，t 是寄存器间组 _ _ _ clock Q max logic max 合逻辑的最大可能延迟，t _ _ 和t _min表示最快情况。在考虑建立保持时间时，应该 clock Q min logic 考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后 仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 西安大唐电信有限公司 16 iEx 项目部FPGA 设计底层驱动组 FPGA/CPLD 数字电路设计经验